KR20020013701A - 실리콘 제어 정류를 이용한 정전 방전 보호 장치 - Google Patents
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Abstract
SCR의 트리거전압을 낮추기 위하여, 본 발명에 따른 SCR은, 제1도전형의 기판과, 상기 기판에 형성된 제2도전형의 반도체 영역과, 상기 기판에 형성된 상기 제1도전형의 제1영역과, 상기 기판에 형성된 상기 제2도전형의 제2영역과, 상기 상기 기판과 상기 반도체 영역사이의 경계면으로부터 소정거리 이격되어 상기 반도체 영역에 형성된 상기 제1도전형의 제3영역과, 상기 반도체 영역에 형성된 상기 제1도전형의 제4영역과, 상기 반도체 영역에 형성된 상기 제2도전형의 제5영역을 포함한다.
Description
본 발명은 집적회로에 채용되는 정전 방전 보호 소자에 관한 것으로서, 특히 실리콘 제어 정류기를 이용하여 저전압의 집적회로에서 정전방전에 대한 보호 기능을 수행하는 장치에 관한 것이다.
씨모오스(CMOS; complementary metal-oxide-semiconductor)기술로 제조된 반도체 집적회로에서는, 인체의 접촉 등으로 인하여 발생되는 정전기(또는 정전 방전)로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 그러한 정전 방전(electrostatic discharge; ESD) 현상은 일시에 고전압이 칩내로 유입되기 때문에, 집적회로내에 형성된 얇은 절연막의 파괴 또는 채널 단락과 같이 집적회로 칩의 동작을 불능상태로 만드는 결과를 쉽게 초래한다. 이를 방지하기 위하여, 일반적으로 집적회로 칩에는 입력보호기능의 일환으로서, 정전 방전 보호 회로가 설계된다. 그러한 정전 방전 보호 회로들은 순간적으로 유입되는 고전압(transient voltage) 또는 고전류(transient current)가 칩내의 다른 회로들로 유입되지 않도록 사전에 방전시켜 주는 기능을 한다.
정전 방전에 대한 보호기능을 수행하는 수단으로서, PN 졍션을 이용한 실리콘 제어 정류기(silicon-controlled rectifier; 이하 "SCR")가 보호기능으로서의 효과가 우수한 것으로 알려져 있다. ESD 보호를 위한 SCR에 관하여는, 미합중국 특허 4,400,711, 4,484,244, 4,633,283, 또는 5.012,317 등에 소개된 바 있다.
제1도는 그러한 SCR(예컨대, 5,012,317에 개시된 유형)이 반도체기판에 제작된 상태의 단면구조를 보여준다. 제1도에서, 외부 패드 15로부터 양(positive)의 ESD 전류가 흘러 들어옴에 따라 발생된 정공(hole)들이 N형 웰 3을 통하여 기판 1로 유입되어 기생 NPN 바이폴라 트랜지스터 Q1의 베이스-에미터 전압이 상승하게 된다. 그에 따라, 기생 PNP 바이폴라 트랜지스터 Q2가 턴온되어 접지전압(Vss) 터미널 13으로부터의 전자가 기판 1을 통하여 N형 웰 3으로 주입되기 때문에, ESD 전류는 P-N-P-N 접합(junction)을 통하여 접지전압 패드 13으로 방전된다. 이 때, N형의 웰 3과 P형의 기판 1로 이루어진는 N-P 접합이 역바이어스(reverse-biased)되고, 여기서 브레이크다운 (breakdown)이 발생되는 전압이 SCR의 트리거전압(trigger voltage; 또는 문턱전압)이다.
그러나, 반도체 집적회로가 더욱 고밀도화되고 모오스트랜지스터들의 크기가 더욱 축소됨에 따라, 제1도와 같은 SCR의 트리거전압으로는 현재의 집적회로상에서 충분한 보호 기능을 보장하기가 어렵게 되었다. 즉, 통상적으로 SCR의 트리거전압의 범위는 25V~70V 정도이지만, 실제로 PN졍선에서 고전압에 의한 브레이크다운이 일어나기까지의 시간으로 인해 실질적인 트리거전압은 그 보다 더 높게 된다. 그리하여, SCR이 제대로 동작하기까지(턴온되기까지) ESD에 의한 순시(瞬時; transient) 고전압이 집적회로내의 다른 부분에 손괴(損壞; damage)를 입힐 수 있다. 제1도의 SCR에서 동작 가능한 트리거전압은 약 70V에 이른다.
ESD보호용 SCR의 트리거전압을 줄이기 위한 기술은 미합중국 특허 4,939,616(TI) 또는 5,072,273(Sarnoff) 등에 소개된 바 있다. TI특허('616)에서는, 고농도의 엔(N)형 확산영역이 엔(N)형 웰(예컨대, 제1A도의 참조번호 3)과 기판(제1A도의 참조번호 1)에 걸쳐 형성되어 있다. 여기서는 N형 확산영역에서 브레이크다운이 발생됨에 따라, 트리거전압을 낮추는 효과를 보인다. 한편, Sarnoff특허('273)에서는, 제1B도에 보인 바와 같이, 기판과 웰에 걸쳐 형성된 엔형(또는 피형) 확산영역(12)의 존재외에, 기판에 형성된 고농도의 엔형 및 피형 확산영역(5,7)을 전기적으로 연결시키는 구조를 소개하였다. 이와같은 구조들은 입력패드(또는 외부패드)와 접지전압사이에서 이루어지는 ESD 보호기능에 대하여는 효과적이지만, 입력패드와 전원전압사이에서는 만족할만한 보호기능을 수행할 수 없다. 참조번호 13 및 15가 각각 입력패드 및 전원전압이라면, 입력패드로 유입되는 음의 순시성분(전압 또는 전류)을 방전시키기 위하여 수평 NPNP접합이 형성되어야 함에도 불구하고 기판(1)과 입력패드가 전기적으로 쇼트(short)됨에 따라 수평 NPNP접합이 형성되지 못하게 된다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로서, 고밀도의 집적 회로에서 신뢰성있는 ESD 보호 특성을 가진 SCR을 제공함에 있다.
본 발명의 다른 목적은 낮은 트리거전압을 가지는 ESD 보호용의 SCR을 제공함에 있다.
본 발명의 다른 목적은 씨모오스공정에 의해 제조되는 고밀도의 집적회로에서 씨모오스 제조공정에 적용 가능하고 낮은 트리거전압을 가지는 SCR을 제공함에 있다.
본 발명의 다른 목적은 양방향으로 동작가능한 ESD보호용 실리콘제어정류기를 제공함에 있다.
전술한 본 발명의 목적들을 달성하기 위하여, 본 발명의 제1실시예에 따른 SCR은, 제1도전형의 기판과, 상기 기판에 형성된 제2도전형의 반도체 영역과, 상기 기판에 형성된 상기 제1도전형의 제1영역과, 상기 기판에 형성된 상기 제2도전형의 제2영역과, 상기 상기 기판과 상기 반도체 영역사이의 경계면으로부터 소정거리 이격되어 상기 반도체 영역에 형성된 상기 제1도전형의 제3영역과, 상기 반도체 영역에 형성된 상기 제1도전형의 제4영역과, 상기 반도체 영역에 형성된 상기 제2도전형의 제5영역을 포함한다. 상기 제1영역 및 상기 제2영역은 제1터미널에 공통으로 연결되고, 상기 제4영역 및 상기 제5영역이 제2터미널에 공통으로 연결된다. 또한, 상기 제2영역과 상기 제3영역사이의 표면의 상부에는 상기 제1터미널에 연결된 게이트 층이 제공된다.
본 발명의 다른 실시예에 따른 실리콘 제어 정류 소자는, 제1도전형의 반도체 기판과, 상기 반도체 기판에 형성된 제2도전형의 반도체 영역과, 상기 기판에 형성된 상기 제1도전형의 제1영역과, 상기 기판에 형성된 상기 제2도전형의 제2영역과, 상기 기판과 상기 반도체 영역 사이의 경계면으로부터 소정 거리 이격되어 상기 기판에 형성된 제1도전형의 제3영역과, 상기 반도체 영역에 형성된 상기 제1도전형의 제4영역과, 상기 반도체 영역에 형성된 제2도전형의 제5영역을 포함한다. 여기서, 상기 제1영역은 제1터미널에 연결되고, 상기 제2영역은 제2터미널에 연결되고, 상기 제4영역 및 상기 제5영역이 제3터미널에 공통으로 연결된다.
이에 더하여, 본 발명에 다른 실리콘 제어 정류 소자는, 양 또는 음의 순시성분에 대한 양방향성 ESD 보호 구조를 제공하기 위하여, 제1도전형의 반도체 기판과, 상기 기판에 형성된 제2도전형의 제1웰과, 상기 제1웰에 형성된 제1도전형의 제1영역과, 상기 제1영역과 함께 전원전압에 연결되어 상기 제1웰에 형성된 제2도전형의 제2영역과, 상기 제1웰과는 이격되어 상기 기판에 형성된 제2웰과, 상기 제2웰에 형성된 상기 제2도전형의 제3영역과, 상기 제3영역과 함께 입력패드에 연결되어 상기 제2웰에 형성된 상기 제1도전형의 제4영역과, 상기 제1웰과 상기 기판에 걸쳐 형성된 제5영역과, 상기 제2웰과 상기 기판에 결쳐 형성되고 상기 제5영역과 동일한 도전형으로 된 제6영역을 포함한다. 상기 제5영역 및 상기 제6영역은 상기 제1도전형 또는 제2도전형으로 이루어 진다.
또한, 양방향성 ESD 보호 구조의 다른 실시예로서, 본 발명에 따른 실리콘 제어 정류 소자는, 제1도전형의 반도체 기판과, 상기 기판에 형성된 제2도전형의 제1웰과, 상기 제1웰에 형성된 제1도전형의 제1영역과, 상기 제1영역과 함께 전원전압에 연결되어 상기 제1웰에 형성된 제2도전형의 제2영역과, 상기 제1웰과는 이격되어 상기 기판에 형성된 제2웰과, 상기 제2웰에 형성된 상기 제2도전형의 제3영역과, 상기 제3영역과 함께 입력패드에 연결되어 상기 제2웰에 형성된 상기 제1도전형의 제4영역과, 상기 상기 기판과 상기 제1웰사이의 경계면으로부터 제1거리만큼 이격되어 상기 기판에 형성된 상기 제1도전형의 제5영역과, 상기 상기 기판과 상기 제2웰사이의 경계면으로부터 상기 제1거리만큼 이격되어 상기 기판에 형성된 상기 제1도전형의 제6영역을 포함한다. 여기서, 상기 기판과 상기 제1웰 사이의 상기 경계면으로부터 제2거리만큼 이격되어 상기 제1웰에 형성된 상기 제2도전형의 제7영역과, 상기 기판과 상기 제2웰 사이의 상기 경계면으로부터 상기 제2거리만큼 이격되어 상기 제2웰에 형성된 상기 제2도전형의 제8영역이 더 제공될 수 있다.
제1도는 일반적인 저전압용 실리콘 제어 정류 소자의 단면 구조도이다.
제2A도 및 제2B도는 본 발명의 제1실시례에 따른 실리콘 제어 정류 소자의 단면 구조도들이다.
제3A도 및 제3B도는 본 발명의 제2실시례에 따른 실리콘 제어 정류 소자의 단면 구조도들이다.
제4A도 및 제4B도는 본 발명의 제3실시례에 따른 실리콘 제어 정류 소자의 단면 구조도들이다.
제5A도 내지 제5C도는 본 발명의 제4실시례에 따른 실리콘 제어 정류 소자의 단면 구조도들이다.
제6A도 내지 제6E도는 본 발명에 따라 대칭적인 구조를 가지는 실리콘제어정류소자의 단면구조들을 보여준다.
본 출원에 첨부된 도면상에서 동일한 참조부호는 실질적으로 동일한 구성요소를 지칭한다.
< 도면의 주요 참조부호에 대한 명칭 >
10 : 접지전압(VSS) 패드 20 : 입력 패드
30 : 전원전압(VDD) 패드 22, 72 : N형 웰
23, 28, 33, 34, 41, 55, 61, 78, 79, 81 : P형 고농도 확산영역
24, 25, 27, 29, 47, 52, 62, 75, 76, 77 : N형 고농도 확산영역
이하, 본 발명의 다양한 실시례들을 첨부된 도면들을 참조하여 상세하게 설명한다. 본 발명의 실시예들에 도면들에서 같은 부호로 참조된 구성요소들은 동일한 제조공정에 의해 형성된 동일한 부분들로서, 그 구성에 관하여 중복 설명하지 않을 것이다.
제2A도 및 제2B도는 본 발명의 제1실시예에 따른 SCR의 단면구조도들로서, SCR의 트리거전압을 적어도 30V이하(전술한 종래의 경우는 70V이하의 트리거전압 범위를 가짐)로 낮출 수 있는 구조를 제공한다. 먼저, 제2A도는 양의 순시 성분(positive transient; 양의 과도전압 또는 과도전류)에 대한 보호 기능을 수행하는 SCR의 구조를 보인 것으로서, P형의 반도체 기판 21에 형성된 N형 웰 22에는, 고농도의 N형 확산영역들 27 및 29와 고농도의 P형 확산영역 28이 서로 이격되어 형성되어 있다. P형 확산영역 28과 N형 확산영역 29는 금속과 같은 전도성물질을통하여 입력패드 20에 공통으로 연결되어 있다. N형 확산영역 27은 전도성 물질 31을 통하여 반도체 기판 21에 형성된 고농도의 N형 확산영역 25와 전기적으로 연결된다. N형 확산영역 27은 N형 웰 22와 이격되어 있으며, 반도체 기판 21에 형성된 N형 확산영역 24와 게이트층 26과 함께 NMOS 트랜지스터의 구조를 형성한다. N형 확산영역 24는 반도체 기판 21에 형성된 P형 확산영역 23 및 게이트층 26과 함께 접지전압(VSS) 패드 10에 도전층을 통하여 연결된다.
제2A도의 구조에 따른 등가회로상에서, 반도체 기판 21, N형 확산영역 24 및 N형 웰 22가 NPN 바이폴라 트랜지스터 Q1의 베이스, 에미터 및 컬렉터를 각각 형성하고, N형 웰 22, P형 확산영역 28 및 N형 확산영역 29가 PNP 바이폴라 트랜지스터 Q2의 베이스, 에미터 및 컬렉터를 각각 형성하고 있다. 여기에 더하여, N형 확산영역들 25 및 27은 NPN 바이폴라 트랜지스터 Q1의 컬렉터 또는 PNP 바이폴라 트랜지스터 Q2의 베이스로 작용한다. 입력 패드 20으로부터 접지전압 패드 10에 이르기까지의 P-N-P-N 접합의 경로는 P형 확산영역 28-N형 웰 22-P형 반도체 기판 21-N형 확산영역 24로 이루어 진다. Rs1은 기판 21과 P형 확산영역 23사이에서 기판 21내에 존재하는 기생 저항성분을 나타내며, Rs2는 기판 21과 N형 웰 22사이에서 기판 21내에 존재하는 기생 저항성분을 표시한다. 또한, Rw1은 N형 확산영역 29와 N형 웰 22사이에서 N형 웰 22내에 존재하는 기생 저항성분을 나타내며, Rw2는 N형 웰 22와 기판 21사이에서 N형 웰 22내에 존재하는 기생 저항성분을 표시한다.
그리하여, 양의 순시 성분이 입력패드 20을 통하여 유입되면, P형 확산영역 28과 N형 웰 22에 의한 PN접합은 순방향으로 바이어스되고, N형웰 22와 반도체 기판 21로 이루어지는 NP 접합은 역방향으로 바이어스된다. 이 때, N형 확산영역 27을 통하여 N형 웰 22와 연결되어 있는 N형 확산영역 25와 기판 21사이의 PN접합에서 브레이크다운 전압이 결정된다. N형 확산영역 25가 N형 웰 22에 비해 상대적으로 더 고농도 영역이므로, 브레이크다운이 발생되는 전압(또는 항복전압; 전자-정공 쌍(EHP; election-hole pair) 증식에 의한 애벌런취(avalanche; 또는 regeneration) 상태에 도달하는 전압)은 N형 확산영역 25가 채용되지 않은 경우보다 더 낮아 진다(또는 더 이르게 브레이크다운이 발생된다). 브레이크다운이 발생하는 전압이 낮아진다는 것은 SCR의 트리거전압이 낮아짐을 의미한다. 더우기, 접지전압에 연결된 게이트 층 26에 의하여 트리거전압의 하향효과가 더욱 가속된다.
제2B도의 구조는 음의 순시 성분(negative transient; 음의 과도전압 또는 과도전류)에 대응하는 SCR의 구조를 보여준다. 제2A도의 구조가 N형 확산영역들을 이용하여 트리거전압을 낮춘데 반해, 제2B도의 구조는 P형 확산영역들을 이용한다. 반도체 기판 21에 형성된 P형 확산영역 33은 N형 웰 22에 형성된 P형 확산영역 34와 금속 등의 도전성 물질 35를 통하여 연결되어 있다. N형 웰 22내에서, P형 확산영역 34는 P형 확산영역 28 및 게이트층 36과 함께 PMOS 트랜지스터의 구조를 형성한다. 게이트층 35는 P형 확산영역 28 및 N형 확산영역 29와 함께 전도성 물질을 통하여 전원전압(VDD) 패드 20에 연결되어 있다. 기판 21에 형성된 P형 확산영역 23은 접지전압 패드 10에 연결되고, N형 확산영역 24는 입력패드 20에 전기적으로 연결된다. 제2B도의 구조에 의한 등가회로의 구성은 트랜지스터 Q2의 에미터단자가 전원전압(VDD)에 연결되고 베이스단자가 접지전압(VSS)에 연결된 것을 제외하고 제2A도의 것과 동일하다.
그리하여, 음의 순시 성분이 입력패드 20을 통하여 유입되면, N형 확산영역 24와 P형 기판 21로 형성되는 N-P 접합은 순방향 바이어스되고 기판 21과 N형 웰 22로 형성되는 P-N 접합은 역방향으로 바이어스된다. 이 때, P형 확산영역 33을 통하여 기판 21과 연결되어 있는 P형 확산영역 34와 N형 웰 22사이의 PN접합에서 브레이크다운 전압이 결정된다. P형 확산영역 34가 기판 21에 비해 상대적으로 더 고농도 영역이므로, 브레이크다운이 발생되는 전압(EHP증식에 의해 애벌런취 상태에 도달하는 전압)은 P형 확산영역들 33 및 34가 채용되지 않은 경우보다 더 낮아 진다. 브레이크다운이 발생하는 전압이 낮아진다는 것은 SCR의 트리거전압이 낮아짐을 의미한다. 더우기, 게이트 층 35에 의하여 트리거전압의 하향효과가 더욱 가속된다.
제3A도 및 제3B도는 본 발명의 제2실시례에 따른 SCR의 구조들을 보여 주고 있다.
먼저, 제3A도는 양의 순시 성분에 대응한 구조로서, 반도체 기판 21에 형성된 P형 확산영역 23 및 N형 확산영역 24는 도전성 물질을 통하여 접지전압 패드 10에 연결된다. N형 웰 22에 형성된 P형 확산영역 28 및 N형 확산영역 29는 도전성 물질을 통하여 입력패드 20에 연결된다. 제2A도의 경우와 마찬가지로, 기판 21에 형성된 N형 확산영역 25는 N형 웰 22에 형성된 N형 확산영역 27과 도전성 물질 31을 통하여 직접 연결되어 있다. 여기에 더하여, 기판 21에는 N형 확산영역 25와 접하여 형성된 P형 고농도 확산영역 41이 형성되어 있다. 이와 같은 구조에서, 양의 순시 성분이 입력패드 20으로 유입되었을 때, 브레이크다운은 N형 웰 22에 형성된 N형 확산영역 27과 전기적으로 연결된 N형 확산영역 25와 P형 확산영역 41사이에서 발생되어 SCR의 트리거전압을 낮추게 된다.
제3B도는 음의 순시 성분에 대응한 구조로서, 반도체 기판 21에 형성된 P형 확산영역 23은 접지전압 패드 10에 연결되고, N형 확산영역 24는 입력패드 20에 연결된다. N형 웰 22에 형성된 P형 확산영역 28 및 N형 확산영역 29는 전원전압 패드 30에 공통으로 연결된다. 한편, 기판 21에 형성된 P형 확산영역 33은 N형 웰 22에 형성된 P형 확산영역 34와 도전성 물질 36을 통하여 연결된다. 이에 더하여, N형 웰 22에는, P형 확산영역 34에 접하여 N형 고농도 확산영역 47이 형성되어 있다. 따라서, 음의 순시 성분이 입력패드 20을 통하여 유입되었을 때, 기판 21에 형성된 P형 확산영역 33과 전기적으로 연결되어 있는 P형 확산영역 34와 N형 확산영역 47사이에서 브레이크다운이 발생되어 SCR의 트리거전압을 낮추게 된다.
제4A도 및 제4B도는 본 발명에 따른 제3실시예를 보여주는 SCR의 단면구조들로서, 게이트 층을 이용한 모오스(MOS) 구조를 보여 준다. 제4A도는 양의 순시 성분에 대응한 구조를 보여 주고 제4B도는 음의 순시 성분에 대응한 구조를 보여 준다.
제4A도를 참조하면, P형의 반도체 기판 21에 형성된 P형 확산영역 23과 N형 확산영역 24와 함께 접지전압 패드 10에 연결된 게이트 층 51은, N형 웰 22내에 형성된 N형 확산영역 52와 N형 확산영역 24사이의 표면 상부에 형성된다. 따라서, 게이트 층 51은, 기판 21에 형성된 N형 확산영역 24와 N형 웰 22에 형성된 N형 확산영역 52의 사이에서, 기판 21의 표면과 N형 웰 22의 표면에 걸쳐 형성되어 있다. N형 웰 22에 형성된 N형 확산영역 52는 바이어스가 인가되지 않는 부유(floating) 상태에 있다. 게이트 층 51은, 제2A도에서 이용된 게이트 층 26과 마찬가지로, N형 확산영역 52와 P형의 기판 21사이에서 발생되는 브레이크다운을 가속시키는 역할을 수행하기 때문에, SCR의 트리거전압이 낮아지게 된다.
제4B도의 구조에서는, 기판 21에 형성된 P형 확산영역 55와 N형 웰 22에 형성된 P형 확산영역 28의 사이의 표면 상부에 게이트 층 57이 형성된다. 게이트 층 57은, N형 웰 22에 형성된 P형 확산영역 28 및 N형 확산영역 29와 함께, 전원전압 패드 30에 공통으로 연결된다. 기판 21에 형성된 P형 확산영역 23은 접지전압 패드 10에 연결되고, N형 확산영역 24는 입력패드 20에 연결된다. 기판 21에 형성된 P형 확산영역 55는 바이어스가 인가되지 않는 부유 상태에 있다. 게이트 층 57은, 제2B도에서의 게이트 층 35와 마찬가지로, P형 확산영역 55와 N형 웰 22사이에서 발생되는 브레이크다운을 가속시키는 역할을 수행하기 때문에, SCR의 트리거전압이 낮아지게 된다.
음의 순시 성분에 대응한 SCR의 구조들을 보인 제2B도, 제3B도 및 제4B도에서, P형의 반도체 기판 21에 형성된 P형 확산영역 23을 접지전압 패드 10에 연결하고 N형 확산영역 24를 입력패드 20에 연결한 이유는, P형 확산영역 23과 N형 확산영역 24를 입력패드 20에 공통으로 연결시킨 경우 고전압(또는 고전류)에 의해 기판 21이 입력패드측과 단락되어 음의 순시성분에 대한 SCR의 접합구조인 NPNP접합이 파괴되기 때문이다.
제5A도 내지 제5C도는 본 발명에 따른 제4실시례로서, 브레이크다운에 기여하는 확산영역의 형성 위치에 따라 트리거전압을 결정하는 방식을 이용한 구조들이다.
제5A도를 참조하면, P형의 반도체 기판 21과 N형 웰 22사이의 경계면 X를 중심으로, 기판 21에 형성된 P형 고농도 확산영역 61과 N형 웰 22에 형성된 N형 고농도 확산영역 62가 소정의 간격 A를 두고 형성되어 있다. P형 확산영역 61 및 N형 확산영역 62는 바이어스 인가가 없는 부유상태이다. 기판 21에 형성된 P형 확산영역 23 및 N형 확산영역 24는 접지전압 패드 10에 공통으로 연결되어 있으며, N형 웰 22에 형성된 P형 확산영역 28 및 N형 확산영역 29는 입력패드 20에 공통으로 연결되어 있다. 입력패드 20을 통하여 양의 순시 성분이 유입되면, N형 확산영역 62와 P형 확산영역 61사이가 역방향으로 바이어스되어 브레크다운이 발생된다. P형 확산영역 61과 N형 확산영역 62사이의 간격 A가 좁을 수록 브레이크다운에 이르는 전압이 낮아지고 그에 따라 SCR의 트리거전압도 낮아지게 된다. 간격 A는 적어도 30V이하의 트리거전압을 만들기 위해서 1~1.2㎛ 정도가 적당하지만, 공정 및 주변 환경 등을 고려하여 본 발명이 실현할려는 목적(적어도 30V이하의 트리거전압)의 범위내에서 달리 설계될 수 있을 것이다.
제5B도 및 제5C도는 제5A도에 보인 N형 확산영역 62 및 P형 확산영역 61 중 하나만을 형성한 구조를 각각 보여 준다. 즉, 제5B도에서는 기판-웰 경계면 X로부터 간격 B(A의 1/2임; 0.5~0.6㎛)만큼 떨어진 N형 확산영역 62가 N형 웰 22에 형성되어 있고, 제5B도에서는 기판-웰 경계면 X로부터 간격 B(A의 1/2임; 0.5~0.6㎛)만큼 떨어진 P형 확산영역 61dl 반도체 기판 21에 형성되어 있다. 양의 순시 성분이 입력패드 20으로부터 유입되는 경우, 제5A도에서는 N형 확산영역 62와 기판 21사이에서 브레이크다운이 발생되고, 제5B도의 구조에서는 N형 웰 22와 P형 확산영역 61사이에서 브레이크다운이 발생된다.
제5A도 내지 제5C도에서는, 주로 양의 순시 성분에 대응한 바이어스 상태를 도시하고 음의 순시 성분에 대응한 연결구조는 도시하지 않았으나, 전술한 제2B도, 제3B도 또는 제4B도의 경우와 동일한 방식에 의해 음의 순시 성분에 대한 보호 기능을 수행할 수 있다. 즉, N형 웰에 형성된 P형 확산영역 28 및 N형 확산영역 29를 전원전압 패드 30에 공통으로 연결하고, P형의 기판 21에 형성된 P형 확산영역 23 및 N형 확산영역 24를 접지전압 패드 10 및 입력패드 20에 각각 연결하는 것으로써 음의 순시 성분에 대한 보호 구조가 완성된다.
제6A도 내지 제6E도는 수직선(C)를 중심으로 대칭된 구조를 가지며, 입력패드(20)와 VSS패드(10)사이 뿐만 아니라 입력패드(20)와 VCC패드(30)사이에서의 ESD보호기능도 수행할 수 있는 SCR의 실시예들을 보여 준다. 트리거전압의 감소효과는 당연하다.
먼저, 제6A도를 참조하면, 고농도 P+영역(28) 및 N+영역(29)이 N형 웰(22; 또는 제1N형 웰)에 형성되어 VCC패드(30)에 공통으로 연결된다(양의 순시성분에 대한 보호시에는 입력패드(20)에 연결됨). N+영역(75)은 기판(21)과 N형 웰(22)사이의 경계면에 걸쳐 형성되며, 이와 대칭적인 위치에서 N+영역(76)은 기판(21)과 N형 웰(72)사이의 경계면에 걸쳐 형성된다. N형 웰(72)이 P+영역(74)을 기판(21)으로부터 격리시키기 때문에. 음의 순시성분이 입력패드(20)을 통하여 유입되더라도 P+영역(74)과 기판(21)이 단락되지 않는다. N+영역들(75,76)은 SCR의 트리거전압을 낮추는데 기여한다. 한편, 제6C도에 보인 바와 같이, N+영역들(75,76)을 P+영역들(78,79)로 대체하는 것도 가능하다.
제6B도에서는, N형 웰(72)에 형성된 N+영역(76)이, N형 웰(22)에 형성된 N+영역(62)와 마찬가지로, N형 웰(72)과 기판(21)사이의 경계면으로부터 소정의 간격(B)을 두고 형성되어 있다. 이러한 구조는 제5B도의 구조를 수직선(C)을 중심으로 좌우대칭형으로 구성한 것이다. 제6D도는, 제6B도가 제5B도의 구조를 이용한 대칭구조인 것처럼, 제5C도에 보인 P+영역(61) 및 N형 웰(22)에 대한 대칭구조를 보여 준다. P+영역(81)은 N형 웰(72)과 기판(21)사이의 경계면으로부터 소정의 간격(B)을 두고 기판(21)에 형성되어 있다. 제6B도 및 제6D도의 구조를 결합하여 대칭적인 구조를 보여주는 제6E도를 참조하면, N+영역(62)와 P+영역(61)이 형성된 구조와 마찬가지로, N+영역(76)과 P+영역(81)이 웰-기판 경계면을 사이에 두고 N형 웰(72)과 기판(21)에 각각 형성된다.
상술한 바와 같이, 본 발명은 SCR의 트리거 전압을 저하시키는 효과가 있다. 특히, 트리거전압을 낮추기 위하여 형성되는 P형 확산영역들 또는 N형 확산영역들이 기존의 CMOS 제조 공정상에서 추가적인 마스크 공정을 사용하지 않고도 형성될 수 있기 때문에, 제조상의 이점이 있다. 또한, 필요에 따라 트리거전압을 조정할 있기 때문에(제5A도 내지 제5C도와 같은 경우), 탄력성이 있는 SCR의 구조를 제공한다. 또한, 하나의 SCR 구조로써 양 또는 음의 순시성분에 대한 보호기능을 공유할 수 있기 때문에, 보다 효율적인 ESD 보호 기능을 수행할 수 있다.
Claims (25)
- 반도체 장치에 있어서,제1도전형의 기판과,상기 기판에 형성된 제2도전형의 반도체 영역과,상기 기판에 형성된 상기 제1도전형의 제1영역과,상기 기판에 형성된 상기 제2도전형의 제2영역과,상기 상기 기판과 상기 반도체 영역사이의 경계면으로부터 소정거리 이격되어 상기 반도체 영역에 형성된 상기 제1도전형의 제3영역과,상기 반도체 영역에 형성된 상기 제1도전형의 제4영역과,상기 반도체 영역에 형성된 상기 제2도전형의 제5영역을 구비하며,상기 제1영역 및 상기 제2영역이 제1터미널에 공통으로 연결되고, 상기 제4영역 및 상기 제5영역이 제2터미널에 공통으로 연결됨을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제2영역과 상기 제3영역사이의 표면의 상부에 형성되며 상기 제1터미널에 연결된 게이트 층을 더 구비함을 특징으로 하는 반도체 장치 .
- 제1항에 있어서,상기 반도체 영역과는 이격되어 상기 기판에 형성된 상기 제2도전형의 제6영역을 더 구비하며, 상기 제1영역 및 제3영역이 도전성 물질을 통하여 상기 제3영역과 연결됨을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 제2영역과 상기 제6영역사이의 표면의 상부에 형성되며 상기 제1터미널에 연결된 게이트 층을 더 구비함을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 제6영역에 인접하여 상기 기판에 형성된 상기 제1도전형의 제7영역을 더 구비함을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 반도체 영역과 상기 제1 및 제2영역으로부터 이격되어 상기 기판에 형성된 상기 제1도전형의 제6영역을 더 구비함을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서,제1도전형의 반도체 기판과,상기 반도체 기판에 형성된 제2도전형의 반도체 영역과,상기 기판에 형성된 상기 제1도전형의 제1영역과,상기 기판에 형성된 상기 제2도전형의 제2영역과,상기 기판과 상기 반도체 영역 사이의 경계면으로부터 소정 거리 이격되너 상기 기판에 형성된 제1도전형의 제3영역과,상기 반도체 영역에 형성된 상기 제1도전형의 제4영역과,상기 반도체 영역에 형성된 제2도전형의 제5영역을 구비하여,상기 제1영역이 제1터미널에 연결되고, 상기 제2영역이 제2터미널에 연결되고, 상기 제4영역 및 상기 제5영역이 제3터미널에 공통으로 연결됨을 특징으로 하는 반도체 장치.
- 제7항에 있어서,상기 제1터미널이 상기 제2터미널에 연결됨을 특징으로 하는 반도체 장치.
- 제7항에 있어서,상기 제3영역과 상기 제4영역사이의 표면 상부에 형성되어 도전성 물질을 통하여 상기 제3터미널에 연결된 게이트 층을 더 구비함을 특징으로 하는 반도체 장치.
- 제7항에 있어서,상기 반도체 영역과 상기 기판사이의 경계면과 상기 제4 및 제5영역으로부터 이격되어 상기 반도체 영역에 형성되고 상기 제3영역에 연결된 상기 제1도전형의제6영역을 더 구비함을 특징으로 하는 반도체 장치.
- 제10항에 있어서,상기 제4영역과 상기 제6영역 사이의 표면 상부에 형성되고 도전성 물질을 통하여 상기 제3터미널에 연결된 게이트 층을 더 구비함을 특징으로 하는 반도체 장치.
- 제10항에 있어서,상기 제6영역에 인접하여 상기 반도체 영역에 형성된 제2도전형의 제7영역을 더 구비함을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서,제1도전형의 반도체 기판과,상기 기판에 형성된 제2도전형의 제1웰과,상기 제1웰에 형성된 제1도전형의 제1영역과,상기 제1영역과 함께 제1터미널에 연결되어 상기 제1웰에 형성된 제2도전형의 제2영역과,상기 제1웰과는 이격되어 상기 기판에 형성된 제2도전형의 제2웰과,상기 제2웰에 형성된 상기 제2도전형의 제3영역과,상기 제3영역과 함께 제2터미널에 연결되어 상기 제2웰에 형성된 상기 제1도전형의 제4영역을 구비함을 특징으로 하는 반도체 장치.
- 제13항에 있어서,상기 제1터미널이 전원전압터미널이고 상기 제2터미널이 입출력 신호 터미널임을 특징으로 하는 반도체 장치.
- 제13항에 있어서,상기 제1터미널이 접지전압 터미널이고 상기 제2터미널이 입출력 신호 터미널임을 특징으로 하는 반도체 장치.
- 제13항에 있어서,상기 기판과 상기 제1웰에 걸쳐 형성된 제5영역과,상기 제5영영과 동일한 도전형을 가지며 상기 기판과 상기 제2웰에 걸쳐 형성된 제6영역을 더 구비함을 특징으로 하는 반도체 장치.
- 제16항에 있어서,상기 제5영역 및 상기 제6영역이 제1도전형임을 특징으로 하는 반도체 장치.
- 제16항에 있어서,상기 제5영역 및 상기 제6영역이 제2도전형임을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서,제1도전형의 반도체 기판과,상기 기판에 형성된 제2도전형의 제1웰과,상기 제1웰에 형성된 제1도전형의 제1영역과,상기 제1영역과 함께 제1터미널에 연결되어 상기 제1웰에 형성된 제2도전형의 제2영역과,상기 제1웰과는 이격되어 상기 기판에 형성된 제2도전형의 제2웰과,상기 제2웰에 형성된 상기 제2도전형의 제3영역과,상기 제3영역과 함께 제2터미널에 연결되어 상기 제2웰에 형성된 상기 제2도전형의 제4영역과,상기 기판과 상기 제1웰사이의 제1경계면로부터 소정 거리만큼 이격되어 상기 제1웰에 형성된 제2도전형의 제5영역과,상기 상기 기판과 상기 제2웰사이의 제2경계면으로부터 소정 거리만큼 이격되어 상기 제2웰에 형성된 제2도전형의 제6영역을 구비함을 특징으로 하는 반도체 장치.
- 제19항에 있어서,상기 제1터미널이 전원전압 터미널이고 상기 제2터미널이 입출력 신호 터미널임을 특징으로 하는 반도체 장치.
- 제19항에 있어서,상기 제1터미널이 접지전압 터미널이고 상기 제2터미널이 입출력 신호 터미널임을 특징으로 하는 반도체 장치.
- 반도체 장치에 있어서,제1도전형의 반도체 기판과,상기 기판에 형성된 제2도전형의 제1웰과,상기 제1웰에 형성된 제1도전형의 제1영역과,상기 제1영역과 함께 제1터미널에 연결되어 상기 제1웰에 형성된 제2도전형의 제2영역과,상기 제1웰과는 이격되어 상기 기판에 형성된 제2도전형의 제2웰과,상기 제2웰에 형성된 상기 제2도전형의 제3영역과,상기 제3영역과 함께 제2터미널에 연결되어 상기 제2웰에 형성된 상기 제1도전형의 제4영역과,상기 상기 기판과 상기 제1웰사이의 제1경계면으로부터 제1거리만큼 이격되어 상기 기판에 형성된 상기 제1도전형의 제5영역과,상기 상기 기판과 상기 제2웰사이의 제2경계면으로부터 상기 제1거리만큼 이격되어 상기 기판에 형성된 상기 제1도전형의 제6영역을 구비함을 구비함을 특징으로 하는 반도체 장치.
- 제22항에 있어서,상기 기판과 상기 제1웰 사이의 상기 제1경계면으로부터 제2거리만큼 이격되어 상기 제1웰에 형성된 상기 제2도전형의 제7영역과,상기 기판과 상기 제2웰 사이의 상기 제2경계면으로부터 상기 제2거리만큼 이격되어 상기 제2웰에 형성된 상기 제2도전형의 제8영역을 더 구비함을 특징으로 하는 반도체 장치.
- 제22항에 있어서,상기 제1터미널이 전원전압 터미널이고 상기 제2터미널이 입출력 신호 터미널임을 특징으로 하는 반도체 장치.
- 제22항에 있어서,상기 제1터미널이 접지전압 터미널이고 상기 제2터미널이 입출력 신호 터미널임을 특징으로 하는 반도체 장치.
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