KR100252880B1 - 반도체 장치의 정전기 보호회로 - Google Patents
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Abstract
본 발명은 ESD(Elector Static Discharge) 보호회로의 스위칭 속도를 빠르게 하도록 한 반도체 장치의 정전기 보호회로에 관한 것으로서, 반도체 장치의 정전기 보호회로는 기판 표면내의 일정영역에 형성되는 제 1 도전형 웰과, 상기 제 1 도전형 웰내에 형성되는 제 1 도전형 제 1 불순물 영역과, 상기 기판상의 일정영역에 게이트 절연막을 개재하여 형성되는 게이트 전극 및 그 양측의 기판 표면에 형성되는 제 1 도전형 제 2, 제 3 불순물 영역으로 이루어진 제 1 도전형 트랜지스터와, 상기 제 3 불순물 영역과 일정한 간격을 갖고 기판의 표면내에 형성되는 제 2 도전형 제 4 불순물 영역과, 상기 제 1 불순물 영역과 게이트 전극을 연결하는 연결 라인과, 상기 제 2 불순물 영역을 연결하는 본딩패드와, 그리고 상기 제 3, 제 4 불순물 영역을 연결하는 Vss 라인을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 정전기(ESD ; Elector Static Discharge) 보호회로의 스위칭(Switching) 속도를 증가시키는데 적당한 반도체 장치의 정전기 보호회로에 관한 것이다.
최근들어 칩의 사이즈가 감소하면서 정전기 보호회로의 사이즈도 함께 감소 추세에 있으며 특히, 초고집적 소자나 초고속 소자의 출현으로 정전기 보호회로의 접합부근에서 발생하는 정전용량은 RC 지연의 주요한 원인으로 대두되었다.
따라서 접합면적을 최대한 감소시켜야 하는 과제를 앉게 되었다.
그러나 기존에 사용되는 기생 바이폴라 트랜지스터(일반적으로 필드 트랜지스터를 이용함)를 이용하여 정전기 보호회로를 구현 할 경우 접합 정전용량을 감소시키면서 정전기 보호의 성능을 그대로 유지하는데 에는 한계가 있다.
일반적으로 사이리스터는 바이폴라 트랜지스터 보다 단위면적당 2배 이상의 전류배출 능력이 있기 때문에 적은 접합면적으로 바이폴라 트랜지스터를 사용한 것 보다 효율적으로 정전기 보호회로를 구현할 수 있다.
상기와 같은 한계성을 극복하기 위한 방법으로 미국 등록특허 (U.S.P 4,893,243)에 기술된 바와 같이 사아리스터(SCR : Silicon Controlled Rectifier)를 이용한 방법이 제시되었다.
일반적인 정전기 방지장치는 도 1에 도시한 바와 같이 웰(Well)의 내압을 이용하여 정전기 보호회로를 구현한 것이다.
즉, 도 1에 도시한 바와 같이 P형 기판(1)내의 소정영역에 저농도 불순물이 주입된 N-웰(2)을 형성하고, 상기 N-웰(2)내에 각각 고농도의 제 1 N+불순물 영역(3)과 제 1 P+ 불순물영역(4)을 형성한다.
그리고 N-웰(2) 이외의 P형 기판(1)내의 소정영역에 제 2 N+불순물영역(3a)과 제 2 P+불순물영역(4a)을 형성한다.
이와 같은 정전기 방지장치를 등가회로로 나타내면 도 2와 같다.
즉, 도 1의 N-웰(2)은 도 2의 제 1 N층(22)에 해당한다.
그리고 도 1의 제 1 P+불순물영역(4)은 N-웰(2)내에 불순물 확산에 의해 형성되고 이는 도 2의 제 1 P층(7)에 해당한다.
따라서 제 1 N층(5)과 제 1 P층(7)에 의해 PN접합이 이루어진다. 그리고 제 1 P층(7)은 패드(PAD)와 연결된다.
또한, 도 1의 제 2 N+불순물영역(3a)은 도 2의 제 2 N층(6)에 해당하고, 따라서 도 1의 P형 기판(1)과 함께 PN접합을 이룬다.
그리고 제 2 N+불순물영역(3a)과 제 2 P+불순물영역(4a)은 그라운드 또는 Vss와 연결된다.
이와 같은 정전기 방지장치는 도 1에 도시한 바와 같이 패드에 정전기가 인가되면 N-웰(2)에서 브레이크다운이 발생하여 캐리어가 P형 기판(1)으로 주입되고, 주입된 캐리어가 P형 기판(1)의 제 2 N+불순물영역(4a)과의 접합에 유입되어 NPN 바이폴라 트랜지스터가 동작되고 최종적으로 PNPN경로가 형성되어 정전기로 인해 인가된 캐리어들이 빠져 나가게 된다.
하지만, 이와 같이 웰의 내압을 이용한 사이리스터의 경우 동기전압(Trigger Voltage)이 30~50V정도로 매우 높기 때문에 정전기 보호소자는 별 다른 문제가 없다고 하더라도 내부회로의 게이트절연막이나 접합 등이 파괴되는 현상이 발생한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 장치의 정전기 보호회로를 설명하면 다음과 같다.
도 3은 종래의 반도체 장치의 정전기 보호회로를 나타낸 구조단면도이고, 도 4는 도 3의 등가회로도이다.
도 3에 도시한 바와 같이 P형 기판(11)내의 소정영역에 저농도 불순물이 주입되어 플로팅(Floating) 상태인 N-웰(12)이 형성되고, 상기 P형 기판(11)상의 일정영역에 게이트 절연막(13)을 개재하여 ESD 보호회로 트랜지스터의 게이트 전극(14)이 형성되며, 상기 게이트 전극(14) 양측의 P형 기판(11)의 표면내에 고농도 N형 불순물 이온이 주입되어 드레인 영역(15)과 소오스 영역(16)이 형성된다.
이어, 상기 소오스 영역(16)과 일정한 간격을 갖고 고농도 P형 불순물 이온이 주입된 P+불순물 영역(17)이 형성된다.
그리고 상기 드레인 영역(15)에 본딩 패드(Bonding Pad)가 연결되고, 상기 게이트 전극(14)과 소오스 영역(16) 및 P+불순물 영역(17)에 Vss 라인이 연결된다.
도 4에 도시한 바와 같이 ESD 펄스가 인가되는 패드에 드레인이 연결되며 소오스와 게이트가 공통으로 Vss에 연결되는 ESD 보호회로 트랜지스터(Q)로 구성된다.
상기와 같이 구성된 종래의 반도체 장치의 정전기 보호회로의 동작을 설명하면 다음과 같다.
먼저, 본딩 패드에 고전압(High Voltage)이 유입되면 ESD 보호회로의 트랜지스터(Q)가 브레이크다운(Breakdown)을 일으키면서 NPN 바이폴라 트랜지스터(Bipolar Transister)로 동작하여 유입된 전류를 Vss라인 쪽으로 흐르게 한다.
그러나 이와 같은 종래의 반도체 장치의 정전기 보호회로는 ESD 파형중 빠른 리싱 타임(Rising Time)을 갖는 것이 ESD 보호회로에 유입되면 ESD 보호회로가 동작하기 전에 내부회로나 ESD 보호회로 자체에 손상을 주는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 ESD 보호회로의 스위칭(Switching) 속도를 증가시켜 ESD를 효율적으로 보호할 수 있는 반도체 장치의 정전기 보호회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 웰의 내압을 이용한 반도체 장치의 정전기 보호회로를 나타낸 구조단면도
도 2는 도 1의 등가회로도
도 3은 종래의 반도체 장치의 정전기 보호회로를 나타낸 구조단면도
도 4는 도 3의 등가회로도
도 5는 본 발명에 의한 반도체 장치의 정전기 보호회로를 나타낸 구조단면도
도 6은 도 5의 등가회로도
도면의 주요 부분에 대한 부호의 설명
21 : P-기판 22 : N-웰
23 : N+불순물 영역 24 : 게이트 절연막
25 : 게이트 전극 26 : 드레인 영역
27 : 소오스 영역 28 : P+불순물 영역
29 : 제 1 커패시터 30 : 제 2 커패시터
31 : 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 정전기 보호회로는 기판 표면내의 일정영역에 형성되는 제 1 도전형 웰과, 상기 제 1 도전형 웰내에 형성되는 제 1 도전형 제 1 불순물 영역과, 상기 기판상의 일정영역에 게이트 절연막을 개재하여 형성되는 게이트 전극 및 그 양측의 기판 표면에 형성되는 제 1 도전형 제 2, 제 3 불순물 영역으로 이루어진 제 1 도전형 트랜지스터와, 상기 제 3 불순물 영역과 일정한 간격을 갖고 기판의 표면내에 형성되는 제 2 도전형 제 4 불순물 영역과, 상기 제 1 불순물 영역과 게이트 전극을 연결하는 연결 라인과, 상기 제 2 불순물 영역을 연결하는 본딩패드와, 그리고 상기 제 3, 제 4 불순물 영역을 연결하는 Vss 라인을 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 장치의 정전기 보호회로를 상세히 설명하면 다음과 같다.
도 5는 본 발명에 의한 반도체 장치의 정전기 보호회로를 나타낸 구조단면도이고, 도 6은 도 5의 등가회로도이다.
도 5에 도시한 바와 같이 P형 기판(21)내의 소정영역에 저농도 불순물이 주입되어 플로팅(Floating) 상태인 N-웰(22)이 형성되고, 상기 N-웰(22)내에 고농도 N형 불순물이 주입되어 N+불순물 영역(23)이 형성되며, 상기 P형 기판(21)상의 일정영역에 게이트 절연막(24)을 개재하여 ESD 보호회로 트랜지스터의 게이트 전극(25)이 형성된다.
이어, 상기 게이트 전극(25) 양측의 P형 기판(21)의 표면내에 고농도 N형 불순물 이온이 주입되어 드레인 영역(26)과 소오스 영역(27)이 형성되고, 상기 소오스 영역(27)과 일정한 간격을 갖고 고농도 P형 불순물 이온이 주입된 P+불순물 영역(28)이 형성된다.
그리고 상기 드레인 영역(26)에 본딩 패드(Bonding Pad)가 연결되고, 상기 게이트 전극(25)과 플로팅 상태인 N-웰(22)내의 N+불순물 영역(23)을 라인으로 연결되고, 상기 소오스 영역(27) 및 P+불순물 영역(28)에 Vss가 연결된다.
여기서 도면에는 표시되지 않았지만 상기 N-웰(22)과 그 아래의 P-기판(21)의 계면에는 공핍층이 있다.
도 6에 도시한 바와 같이 ESD 펄스가 인가되는 패드에 직렬로 연결된 제 1, 제 2 커패시터(29,30)와, 상기 드레인이 패드에 연결되고 게이트는 제 1, 제 2 커패시터(29,30)의 사이에 연결되며 제 2 커패시터(30)와 소오스는 공통으로 Vss에 연결되는 ESD 보호회로 트랜지스터(31)로 이루어진다.
여기서 상기 제 1 커패시터(29)는 도 5에서 본딩패드와 그 아래의 플로팅 N-웰(22)간에 형성되고, 상기 제 2 커패시터(30)는 플로팅 N-웰(22)과 그 아래의 P-판(21)간에 형성된다.
상기와 같이 구성된 본 발명에 의한 반도체 장치의 정전기 보호회로의 동작을 설명하면 다음과 같다.
먼저, 정상 오퍼레이팅(Operating)시 ESD 보호회로 트랜지스터는 오프(OFF)상태이나 고전압이 본딩패드에 인가되면, 상기 본딩패드와 그 아래의 플로팅 N-웰(22)간의 커패시턴스(Capacitance)와 플로팅 N-웰(22)간의 커패시턴스와의 전압 분배에 의하여 ESD 보호회로 트랜지스터(31)의 게이트 전극(25)에 전압이 인가되고, 트랜지스터(31)의 스위칭 속도를 빨리하여 ESD를 보호한다.
여기서 상기 본딩패드와 플로팅 N-웰(22)간의 커패시턴스는 절연막의 두께가 1㎛일 때 단위면적당 0.34pF이고, 플로팅 N-웰(22)과 P형 기판(21)간의 커패시턴스는 단위면적당 1pF이다.
또한, N-웰 정션(Juction) 표면적은 본딩패드 표면적에 2배 정도로 제 1 커패시터(29)와 제 2 커패시터(30)의 비는 1 : 6 정도이다.
따라서 패드에 약 10V 정도가 인가되면 트랜지스트(31)의 게이트에 1.7V 정도가 인가되어 스위칭 속도를 빠르게 한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 장치의 정전기 보호회로에 있어서 패드에 강한 ESD 펄스 인가시 패드와 그 아래의 플로팅 웰간의 커패시턴스를 이용하여 ESD 보호회로의 스위칭 속도를 증가시켜 효율적으로 ESD를 보호하는 효과가 있다.
Claims (4)
- 기판 표면내의 일정영역에 형성되는 제 1 도전형 웰;상기 제 1 도전형 웰내에 형성되는 제 1 도전형 제 1 불순물 영역;상기 기판상의 일정영역에 게이트 절연막을 개재하여 형성되는 게이트 전극 및 그 양측의 기판 표면에 형성되는 제 1 도전형 제 2, 제 3 불순물 영역으로 이루어진 제 1 도전형 트랜지스터;상기 제 3 불순물 영역과 일정한 간격을 갖고 기판의 표면내에 형성되는 제 2 도전형 제 4 불순물 영역;상기 제 1 불순물 영역과 게이트 전극을 연결하는 연결 라인;상기 제 2 불순물 영역을 연결하는 본딩패드; 그리고상기 제 3, 제 4 불순물 영역을 연결하는 Vss 라인을 포함하여 구성됨을 특징으로 하는 반도체 장치의 정전기 회로.
- 제 1 항에 있어서,상기 본딩패드에 강한 ESD 펄스 인가시 상기 본딩패드와 그 아래의 제 1 도전형 웰간에 형성되는 제 1 커패시터와, 상기제 1 도전형 웰과 기판간에 형성되는 제 2 커패시터의 커패시터스를 이용하여 상기 트랜지스터의 스위칭 속도를 빠르게 동작시킴을 특징으로 하는 반도체 장치의 정전기 보호회로.
- 제 1 항에 있어서,상기 제 1 도전형 웰과 그 아래의 기판사이에 형성되는 공핍층을 포함하여 구성됨을 특징으로 하는 반도체 장치의 정전기 보호회로.
- 제 2 항에 있어서,상기 제 1 커패시터와 제 2 커패시터의 커패시턴스비는 1 : 6임을 특징으로 하는 반도체 장치의 정전기 보호회로.
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