KR20020013017A - 식각 저지층을 포함하는 다층 배선 구조의 반도체 소자제조방법 - Google Patents

식각 저지층을 포함하는 다층 배선 구조의 반도체 소자제조방법 Download PDF

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Abstract

자연 산화막을 제거하기 위한 습식 세정시 식각 저지층의 소모에 의한 언더컷 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는, 도전성 플러그의 상면 및 절연막이 동시에 노출되는 반도체 기판 상면에 P-SiON막을 형성한다. 상기 P-SiON막을 N2분위기하에서 어닐링하여 활성화된 P-SiON막을 형성한다. 상기 활성화된 P-SiON막 위에 산화막을 형성한다. 상기 활성화된 P-SiON막을 식각 저지층으로 하여 상기 산화막을 패터닝하여 상기 도전성 플러그의 상면을 노출시킨다. 습식 세정 방법에 의하여 상기 도전성 플러그의 상면에 존재하는 불필요한 자연 산화막을 제거한다. 상기 도전성 플러그와 전기적으로 연결되는 배선층을 형성한다.

Description

식각 저지층을 포함하는 다층 배선 구조의 반도체 소자 제조 방법 {Method for manufacturing semiconductor device having multi-level interconnection structure including etch-stop layer}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 식각 저지층을 이용하여 다층 배선 구조의 배선 및 콘택 플러그를 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 점차 고집적화됨에 따라 집적 회로의 집적도를 더욱 향상시키기 위하여 배선(interconnection) 기술도 그에 대응하여 스케일 다운(scale down)되고 있다. 예를 들면, 불휘발성 메모리 소자 제조 공정에 있어서, 듀얼 다마신 공정에 의하여 금속 배선 형성을 위한 금속 콘택 플러그를 형성할 때, 비트 라인 형성을 위한 절연막 패턴을 이용함으로써 상기 비트 라인과 상기 금속 콘택 플러그 및 금속 배선을 동시에 형성하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법에 따라 듀얼 다마신 공정에 의하여 상기 금속 콘택 플러그 및 금속 배선을 형성하는 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10)상에 층간절연막(12)을 형성하고, 이를 통하여 상기 반도체 기판(10)의 소정 영역에 연결되는 DC(direct contact) 플러그(20)를 형성한다. 그 후, 상기 층간절연막(12) 및 DC 플러그(20)의 상면에 플라즈마 CVD(chemical vapor deposition) 방법에 의하여 형성된 SiON막(이하, "P-SiON막"이라 함)과 산화막을 차례로 형성한 후, 제1 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하고 상기 P-SiON막을 식각 저지층으로 이용하는 건식 식각 방법에 의하여 상기 산화막을 패터닝하여 P-SiON으로 이루어지는 식각 저지층(22) 및 산화막 패턴(24)이 적층된 구조를 형성함으로써, 비트 라인이 형성될 영역(30)에서는 상기 DC 플러그(20)의 상면을 노출시키는 동시에 금속 콘택 플러그가 형성될 영역(40)에서는 상기 층간절연막(12)의 상면을 노출시킨다. 그 후, 제2 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용한 건식 식각 방법에 의하여 상기 금속 콘택 플러그가 형성될 영역(40)에서만 상기 층간절연막(12)을 선택적으로 에칭하여 금속 배선 콘택홀(42)을 형성한다.
상기 공정을 행한 후, 상기 비트 라인이 형성될 영역(30), 금속 콘택 플러그가 형성될 영역(40) 및 금속 배선 콘택홀(42) 내에 배리어 물질 및 금속 물질을 증착하기 전에, 먼저 상기 DC 플러그(20)의 상면(20a)에 형성된 원하지 않는 자연 산화막을 제거할 필요가 있다. 상기 자연 산화막은 주로 상기 식각 저지층(22) 및 산화막 패턴(24) 형성을 위한 식각 공정 및 상기 금속 배선 콘택홀(42) 형성을 위한 식각 공정시 각각 식각 마스크로 사용된 포토레지스트 패턴을 제거하기 위한 애싱(ashing) 공정에서 사용된 O2가스에 의하여 상기 DC 플러그(20)의 상면(20a)이 산화됨으로써 형성되는 것이다.
상기와 같이 형성된 자연 산화막을 제거하기 위하여, 통상적으로 HF 용액을 이용한 세정 공정을 행한다. 그러나, 종래의 방법으로 형성된 상기 P-SiON 식각 저지층(22)은 상기 산화막 패턴(24)의 경우보다 HF 용액에 의한 식각량이 많다. 예를 들면, 상기 산화막 패턴(24)을 플라즈마 강화식 CVD 방법에 의하여 형성된 TEOS(tetraethoxysilane)(이하, "PE-TEOS"라 함)를 이용하여 형성한 경우에는 상기 식각 저지층(22)을 구성하는 P-SiON의 식각량이 상기 산화막 패턴(24)을 구성하는 PE-TEOS의 식각량보다 약 1.5배 크다. 따라서, HF 용액에 의한 세정을 과도하게 진행하는 경우에는 상기 식각 저지층(22)의 노출된 측벽으로부터 HF 용액에 의하여식각되는 상기 식각 저지층(22)의 양이 많아져서 상기 산화막 패턴(24)의 하부에서 언더컷 현상이 심하게 발생된다. 실제로, HF 용액을 사용한 세정 공정을 30 초 동안 행한 경우에는 상기 식각 저지층(22)의 노출된 측벽으로부터 약 250 Å 정도 식각되었으며, 120 초 동안 행한 경우에는 약 700 Å 정도 식각되었다. 예를 들면 상기 산화막 패턴(24)을 약 1700 Å ∼ 1800 Å 정도의 CD(critical dimension)를 갖도록 형성하는 경우에는 상기 식각 저지층(22)의 노출된 양측면으로부터 HF 용액에 의하여 소모되는 양을 고려하면 상기 언더컷 현상이 심한 경우에 상기 산화막 패턴(24)의 리프팅(lifting)이 발생될 염려가 있다.
상기와 같은 결과를 우려하여 HF 용액에 의한 세정을 충분히 행하지 않으면 상기 DC 플러그(20)의 상면(20a)에 자연 산화막이 남아있을 수 있으며, 이 경우에는 후속의 다마신 공정에 의하여 금속막을 형성하였을 때 고저항으로 인한 수율 저하의 원인이 될 수 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 금속 배선층을 형성하기 전에 노출된 콘택 플러그의 상면에 남아 있는 불필요한 자연 산화막을 충분히 제거하는 동시에 식각 저지층의 식각에 의한 소모량을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 112: 층간절연막, 112t: 상면, 120: DC 플러그, 120t: 상면, 122: P-SiON막, 122a: 활성화된 P-SiON막, 122b: 식각 저지층, 123: 어닐링, 124: 산화막, 124a: 산화막 패턴, 130: 비트 라인이 형성될 영역, 140: 금속 콘택 플러그가 형성될 영역, 142: 금속 배선 콘택홀, 150: HF 용액, 152: 배리어막, 162: 비트 라인, 164: 금속 배선층.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는, 도전성 플러그의 상면 및 절연막이 동시에 노출되는 반도체 기판 상면에 P-SiON막을 형성한다. 상기 P-SiON막을 N2분위기하에서 어닐링하여 활성화된 P-SiON막을 형성한다. 상기 활성화된 P-SiON막 위에 산화막을 형성한다. 상기 활성화된 P-SiON막을 식각 저지층으로 하여 상기 산화막을 패터닝하여 상기 도전성 플러그의 상면을 노출시킨다. 습식 세정 방법에 의하여 상기 도전성 플러그의 상면에 존재하는 불필요한 자연 산화막을 제거한다. 상기 도전성 플러그와 전기적으로 연결되는 배선층을 형성한다.
상기 P-SiON막의 어닐링은 800℃의 온도하에서 행한다.
상기 습식 세정은 HF 용액을 사용하여 행한다.
본 발명에 의하면, 식각 저지층이 노출된 상태에서 도전층 위의 자연 산화막을 제거하기 위하여 HF 용액을 이용한 세정 공정을 행하는 경우에도 상기 식각 저지층이 소모되는 일 없이 불필요한 자연 산화막을 충분히 제거할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
먼저 도 2a를 참조하면, 반도체 기판(100)상에 층간절연막(112)을 형성하고, 이를 통하여 상기 반도체 기판(100)의 소정 영역에 연결되는 도전성 플러그, 예를 들면 DC(direct contact) 플러그(120)를 형성한다. 그 후, 상기 층간절연막(112) 및 DC 플러그(120)의 상면에 플라즈마 CVD(chemical vapor deposition) 방법에 의하여 형성된 SiON막(이하, "P-SiON막"이라 함)(122)을 형성한다.
도 2b를 참조하면, 상기 P-SiON막(122)을 N2분위기하에서 고온으로 어닐링(123)하여 활성화된 P-SiON막(122a)을 형성한다. 상기 활성화된 P-SiON막(122a)은 HF 세정에 대하여 향상된 내식각성을 갖게 된다. 바람직하게는, 상기 P-SiON막(122)의 활성화 처리를 위한 어닐링은 800℃의 온도하에서 행한다.
도 2c를 참조하면, 상기 활성화된 P-SiON막(122a) 위에 산화막(124)을 형성한다. 상기 산화막(124)은 예를 들면 플라즈마 강화식 CVD 방법에 의하여 형성된 TEOS(tetraethoxysilane)(이하, "PE-TEOS"라 함)로 형성된다.
도 2d를 참조하면, 제1 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하고 상기 활성화된 P-SiON막(122a)을 식각 저지층으로 이용하는 건식 식각 방법에 의하여 상기 산화막(124)을 패터닝하여 산화막 패턴(124a)을 형성한다. 상기 식각 과정에서 상기 산화막(124)의 제거되는 부분 아래에 있는 상기 활성화된 P-SiON막(122a)은 소모되어 제거되고 상기 산화막 패턴(124a)의 아래에만 식각 저지층(122b)이 남게 된다. 그 결과, 비트 라인이 형성될 영역(130)에서는 상기 DC 플러그(120)의 상면(120t)이 노출되고, 금속 콘택 플러그가 형성될 영역(140)에서는 상기 층간절연막(112)의 상면(112t)이 노출된다.
도 2e를 참조하면, 제2 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용한 건식 식각 방법에 의하여 상기 금속 콘택 플러그가 형성될 영역(140)에서만 상기 층간절연막(112)을 선택적으로 에칭하여 금속 배선 콘택홀(142)을 형성한다.
도 2f를 참조하면, HF 용액(150)을 이용한 세정 공정에 의하여 상기 DC 플러그(120)의 상면(120t)에 형성된 원하지 않는 자연 산화막을 완전히 제거한다. 이 때, 상기 식각 저지층(122b)은 이미 N2분위기하에서의 어닐링 처리에 의하여 활성화되어 있으므로 상기 HF 용액(150)에 대한 식각 내성이 뛰어나다. 따라서, 상기 식각 저지층(122b)의 측벽이 상기 HF 용액(150)에 노출되어 있더라도 상기 식각 저지층(122b)이 거의 식각되지 않아 상기 산화막 패턴(124a)의 저면에 언더컷이 형성될 염려가 없다.
도 2g를 참조하면, 상기 비트 라인이 형성될 영역(130)을 한정하는 상기 산화막 패턴(124a)의 측벽, 상기 식각 저지층(122b)의 측벽 및 상기 DC 플러그(120)의 상면(120t)과, 상기 금속 배선 콘택홀(142)을 한정하는 상기 층간절연막(112)의 측벽 및 상기 반도체 기판(100)의 상면을 배리어막(152)으로 덮도록 상기 도 2f의 결과물상에 상기 배리어막(152)을 형성한다.
도 2h를 참조하면, 상기 배리어막(152)이 형성된 결과물상에 금속 물질을 증착한 후 평탄화 공정을 거쳐서 비트 라인(162) 및 금속 배선층(164)을 형성한다. 여기서, 상기 DC 플러그(120)의 상면(120t)에서는 상기 HF 용액(150)을 이용한 세정 공정에 의하여 불필요한 자연 산화막이 충분히 제거되었으므로, 상기 비트라인(162)과 상기 DC 플러그(120) 사이의 불필요한 막에 의하여 유발되는 고저항으로 인하여 수율이 저하되는 것이 방지된다.
표 1은 본 발명에 따른 반도체 소자 제조 방법에 따라 제조된 식각 저지층의 HF 용액에 대한 식각 내성을 평가한 결과를 나타낸다. 본 발명에 따른 반도체 소자 제조 방법에 따라 제조된 식각 저지층의 HF 용액에 대한 식각 내성을 평가하기 위하여, P-SiON막을 각각 N2분위기하에서 400℃, 480℃ 및 800℃의 온도로 어닐 처리한 복수의 샘플에 대하여 도 2c 내지 도 2e에서 설명한 바와 같은 공정을 진행하고, HF 용액을 이용한 세정 공정을 90초 동안 행한 후에, HF 용액에 의한 식각 저지층의 식각량, 자연 산화막의 제거량 및 PE-TEOS의 식각량을 측정하였다. 또한, 대조용으로서, 활성화를 위한 N2분위기하에서의 어닐링 처리를 생략한 P-SiON막에 대하여도 동일한 실험 결과를 나타내었다.
활성화를 위한처리 방법 HF 용액에 의한 식각량
P-SiON 자연 산화막 PE-TEOS
대조용(어닐링 생략) 230 Å 26∼30 Å 165 Å
400℃ 어닐링 85 Å
480℃ 어닐링 38 Å
800℃ 어닐링 12 Å
표 1의 결과로부터, P-SiON을 증착한 후 N2분위기 하에서 800℃로 어닐링함으로써 얻어진 활성화된 P-SiON막의 경우에 HF 용액에 대한 내식각성이 매우 향상되는 것을 확인하였다.
본 발명에 따른 반도체 소자의 제조 방법에 의하면, 식각 저지층을 형성하기 위하여, P-SiON을 증착한 후 N2분위기 하에서 800℃로 어닐링함으로써 P-SiON막을 활성화사킨다. 이와 같이 활성화된 P-SiON막으로 이루어지는 식각 저지층은 HF 용액에 대한 내식각성이 우수하다. 따라서, 상기 식각 저지층이 노출된 상태에서 도전층 위의 자연 산화막을 제거하기 위하여 HF 용액을 이용한 세정 공정을 행하는 경우에도 상기 식각 저지층이 소모되는 일 없이 불필요한 자연 산화막을 충분히 제거할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (3)

  1. 도전성 플러그의 상면 및 절연막이 동시에 노출되는 반도체 기판 상면에 P-SiON막을 형성하는 단계와,
    상기 P-SiON막을 N2분위기하에서 어닐링하여 활성화된 P-SiON막을 형성하는 단계와,
    상기 활성화된 P-SiON막 위에 산화막을 형성하는 단계와,
    상기 활성화된 P-SiON막을 식각 저지층으로 하여 상기 산화막을 패터닝하여 상기 도전성 플러그의 상면을 노출시키는 단계와,
    습식 세정 방법에 의하여 상기 도전성 플러그의 상면에 존재하는 불필요한 자연 산화막을 제거하는 단계와,
    상기 도전성 플러그와 전기적으로 연결되는 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 P-SiON막의 어닐링은 800℃의 온도하에서 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 습식 세정은 HF 용액을 사용하여 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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