KR20020009113A - 모스 트랜지스터 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 125000006850 spacer group Chemical group 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract 2
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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Abstract
모스 트랜지스터의 드레인 영역에서 발생되는 핫 캐리어 인젝션 현상을 효과적으로 방지할 수 있도록 하기 위하여, 게이트 전극의 하부 코너에 얕은 트렌치를 형성한 후, LDD 영역을 형성하기 위한 이온 주입 공정을 수행하여 LDD 영역이 게이트 전극과 분리되도록 함으로써 드레인 영역에서 발생하는 핫 캐리어가 게이트 전극 하부 코너에 쌓여서 게이트 전극으로 인젝션되는 것을 방지하는 것을 특징으로 한다.
Description
본 발명은 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 하부 코너(bottom coner)에 얕은 트렌치를 형성하여 LDD(lightly doped drain)와 게이트를 분리한 구조의 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 모스(metal oxide semiconductor, MOS) 트랜지스터는 전계 효과 트랜지스터(field effect transistor, FET)의 일종으로, 반도체 기판에 형성된 소스, 드레인 영역과, 이 소스, 드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트 전극이 형성된 구조를 가진다.
또한, 소스 및 드레인 영역의 안쪽에 불순물 농도가 엷은 LDD 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.
이러한 모스 트랜지스터는 채널의 종류에 따라 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 나눌 수 있으며, N 채널과 P 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.
그러면, 도 1을 참조하여 종래 일반적인 모스 트랜지스터의 구조를 개략적으로 설명한다.
도 1에서 알 수 있는 바와 같이 종래 모스 트랜지스터는 P형 또는 N형 반도체 기판(1)에 소자 분리를 위한 필드 산화막(2)이 선택적으로 형성되어 반도체 소자가 형성될 활성 영역(active area)을 정의하고 있다. 그리고, 필드 산화막(2)에 의해 정의된 반도체 기판(1)의 활성 영역 일부의 상부에는 게이트 산화막(3)과 게이트 전극(4)이 형성되어 있으며, 게이트 전극(4)의 측벽에는 절연막으로 형성된 스페이서(7)가 형성되어 있다.
그리고, 스페이서(7) 외부 끝단과 필드 산화막(2) 사이의 반도체 기판(1) 활성 영역에는 반도체 기판(1)과 반대 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(8)이 형성되어 있으며, 소스/드레인 영역(8)의 내측 즉, 게이트 전극(4)의 끝단과 소스/드레인 영역(8)의 사이인 스페이서(7) 하부의 반도체 기판(1)에는 소스/드레인 영역(8)과 동일 도전형의 불순물이 저농도로 매입된 LDD 영역(6)이 형성되어 있다.
또한, 게이트 전극(4)과 스페이서(7) 사이에 폴리 산화막(5)이 형성될 수도 있다.
이와 같은 구조를 가지는 종래의 모스 트랜지스터에서는 도 2에서와 같이, 드레인 영역(D)에 전압(VD)이 인가되어 드레인 영역(D)의 외측에 전위 영역(P)이 형성되면 드레인 영역(D)의 게이트(G) 하부 코너에 전자들이 쌓이게 된다.
그러나, 최근 반도체 소자의 미세화에 따라 게이트 산화막의 두께는 더욱 얇아지고 있으며, 게이트 두께가 얇은 최근의 고집적 반도체 소자에서는 드레인 영역의 게이트 하부 코너에 쌓이는 전자들이 얇은 게이트 산화막을 투과하여 게이트 전극으로 인젝션(injection)되는 핫 캐리어 인젝션(hot carrier injection) 현상이 발생한다.
그리고, 이러한 핫 캐리어 인젝션 현상이 발생하면 게이트 전압(VG)에 의해제어되지 않는 전류인 공간전하 제한 전류가 대량으로 유출하여 전계 효과 트랜지스터의 기능을 잃어버리므로 모스 트랜지스터가 정상적인 작동을 하지 못하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 모스 트랜지스터의 드레인 영역에서 발생되는 핫 캐리어 인젝션 현상을 효과적으로 방지할 수 있도록 모스 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
도 1은 종래 일반적인 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이고,
도 2는 종래 일반적인 모스 트랜지스터에서 핫 캐리어 인젝션 현상을 개략적으로 도시한 단면도이고,
도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이고,
도 4는 본 발명의 일 실시예에 따른 모스 트랜지스터에서 핫 캐리어 인젝션 현상을 개략적으로 도시한 단면도이고,
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 방법을 개략적으로 도시한 공정도이고,
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 방법에 있어서 게이트 하부 코너의 트렌치 형상을 개략적으로 도시한 단면도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트 전극의 하부 코너에 얕은 트렌치를 형성하여 LDD 영역을 게이트 전극와 분리시키는 것을 특징으로 한다.
즉, 본 발명은 필드 산화막에 의해 활성 영역이 정의된 반도체 기판과, 상기 반도체 기판의 활성 영역 일부 상부에 형성된 게이트 산화막과, 상기 게이트 산화막 상부에 형성된 게이트 전극과, 상기 게이트 전극 측벽에 형성된 스페이서와, 상기 게이트 전극 하부 코너의 반도체 기판에 형성된 얕은 트렌치와, 상기 스페이서와 상기 필드 산화막 사이의 반도체 기판에 불순물이 고농도로 매입된 소스/드레인 영역과, 상기 게이트 전극과 소스/드레인 영역 사이의 상기 얕은 트렌치를 포함한 반도체 기판에 불순물이 저농도로 매입된 LDD 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 필드 산화막을 선택적으로 형성하여 활성 영역을 정의한 후, 열산화하여 반도체 기판의 활성 영역에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판 상부 전면에 폴리 실리콘을 증착하고, 그 상부에 게이트 전극 형성을 위한 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 상기 드러난 폴리 실리콘을 RIE에 의해 식각하여 게이트 전극을 형성하는 단계와, 상기 RIE에 의해 게이트 전극 하부 코너 부분의 게이트 산화막 만을 제거하는 단계와, 상기 게이트 전극 하부 코너에 드러난 반도체 기판을 RIE에 의해 식각하여 얕은 트렌치를 형성하는 단계와, 상기 게이트 패턴을 제거한 후, 상기 게이트 전극을 마스크로 상기 반도체 기판에 불순물을 저농도로 이온 주입하고 어닐링하여 LDD 영역을 형성하는 단계와, 상기 반도체 기판 상부에 잔류하는 게이트 산화막을 제거한 후, 상기 반도체 기판 상부 전면에 절연막을 증착하고 등방성 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 스페이서와 게이트 전극을 마스크로 상기 반도체 기판에 불순물을 고농도로 이온 주입하고 어닐링하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 3은 본 발명의 일 실시예에 따른 모스 트랜지스터의 구조를 개략적으로 도시한 단면도이다.
도 3에서 알 수 있는 바와 같이 본 발명의 일 실시예에 따른 모스 트랜지스터는, P형 또는 N형의 반도체 기판(11)에 소자 분리를 위한 필드 산화막(12)이 선택적으로 형성되어 반도체 소자가 형성될 반도체 기판(11)의 활성 영역을 정의하고있다. 그리고, 필드 산화막(12)에 의해 정의된 반도체 기판(11)의 활성 영역 일부의 상부에는 게이트 산화막(13)과 게이트 전극(14)이 형성되어 있으며, 게이트 전극(14)의 측벽에는 절연막으로 형성된 스페이서(18)가 형성되어 있다.
그리고, 종래와는 달리 게이트 전극(14) 하부 코너의 반도체 기판(11)에 얕은 트렌치(T)가 형성되어 있다. 이때, 트렌치(T)의 형태는 삼각형이나 사각형 등 다양한 형태로 할 수 있으며, 특히 트렌치(T)가 게이트 전극(14) 하부 코너로부터 일정 간격 이격되도록 형성할 수도 있다.
그리고, 스페이서(18)의 외부 끝단과 필드 산화막(12) 사이의 반도체 기판(11) 활성 영역에는 반도체 기판(11)과 반대 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(19)이 형성되어 있으며, 소스/드레인 영역(19)의 내측 즉, 게이트 전극(14)의 끝단과 소스/드레인 영역(19)의 사이인 스페이서(18) 하부의 트렌치(T)를 포함한 반도체 기판(11)에는 소스/드레인 영역(19)과 동일 도전형의 불순물이 저농도로 매입된 LDD 영역(17)이 형성되어 있다.
또한, 게이트 전극(14)과 스페이서(18) 사이에 폴리 산화막(16)이 형성될 수도 있다.
이와 같은 구조를 가지는 본 발명의 일 실시예에 따른 모스 트랜지스터에서는 도 4에서와 같이, 드레인 영역(D)에 전압(VD)이 인가되어 드레인 영역(D)의 외측에 전위 영역(P)이 형성되면 드레인 영역(D)의 게이트 하부 코너에 전자들이 쌓이게 된다. 그러나, 종래와는 달리 게이트 전극(G)의 하부 코너에 트렌치가 형성되어드레인 영역(D)과 게이트 전극(G)이 일정 거리만큼 이격되어 있으므로 캐리어들은 트렌치의 하부에 형성된 드레인 영역으로 인젝션된다. 따라서, 종래와 같이 핫 캐리어들이 게이트 산화막을 투과하여 게이트 전극측으로 인젝션되는 것이 효과적으로 방지된다.
그러면, 이와 같은 구조의 모스 트랜지스터를 제조하는 방법을 도 5a 내지 도 5e를 참조하여 상세히 설명한다.
먼저 도 5a에 도시한 바와 같이, P형 또는 N형의 반도체 기판(11)에 소자 분리를 위하여 LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의해 필드 산화막(12)을 선택적으로 형성하여 반도체 기판(11)에 모스 트랜지스터를 형성하기 위한 활성 영역을 정의한다. 그리고, 필드 산화막(12)이 형성된 반도체 기판(11)을 열산화하여 반도체 기판(11)의 활성 영역 표면에 게이트 산화막(13)을 성장시킨다. 이후, 게이트 산화막(13)이 형성된 반도체 기판(11) 상부 전면에 게이트 전극을 형성하기 위한 도전체로 폴리 실리콘(14)을 증착한다. 그리고, 폴리 실리콘(14) 상부에 게이트 전극 형성을 위한 게이트 패턴(15)을 형성한다. 이때, 게이트 패턴(15)의 형성은 일 예로, 폴리 실리콘(14) 상부 전면에 감광막을 도포하고, 게이트 패턴이 형성된 마스크로 감광막을 노광 현상하여 형성한다.
그 다음 도 5b에 도시한 바와 같이, 게이트 패턴(15)을 마스크로 드러난 폴리 실리콘을 RIE(reactive ion etch)를 통해 식각하여 게이트 전극(14)을 형성한다. 이때, 게이트 전극(14) 형성을 위한 폴리 실리콘의 식각은 일 예로, 게이트 패턴(15)을 마스크로 SF6과 CF4가스를 사용한 건식 식각으로 폴리 실리콘 상부의 자연 산화막 등을 제거한 후, Cl2와 HBr 가스를 사용한 건식 식각에 의해 폴리 실리콘을 패터닝(patterning)하고, HBr과 HeO2가스를 사용한 건식 식각에 의해 게이트 산화막(13) 상부에 잔류하는 폴리 실리콘을 완전히 제거한다.
그 다음 도 5c에 도시한 바와 같이, 게이트 전극(14)의 식각이 완료된 후 Cl+이온을 형성하고, 짧은 시간 동안 약한 플라즈마를 형성하여 Cl+이온에 의해 게이트 전극(14) 하부 코너 부분의 게이트 산화막(13)을 제거한다.
그 다음 도 5d에 도시한 바와 같이, 게이트 산화막(13)이 제거되어 드러난 게이트 전극(14) 하부 코너 부분의 반도체 기판(11)을 식각하여 얕은 트렌치(T)를 형성한다. 이때, 트렌치(T) 형성을 위한 반도체 기판(11)의 식각은 HBr과 HeO2가스를 사용한 건식 식각, 바람직하게는 RIE를 이용한다. 그리고, 형성되는 트렌치(T)의 형상은 식각 가스의 비율을 조정함으로써 도 6a에서와 같이 삼각형으로 하거나, 도 6b에서와 같이 사각형으로 하는 등 다양한 형태로 형성할 수 있으며, 특히, 게이트 전극(14) 하부 코너 부분의 게이트 산화막(13)을 제거하는 이전 공정에서 플라즈마의 강도를 조정함으로써 도 6c에서와 같이 형성되는 트렌치(T)가 게이트 전극(14) 하부 코너로부터 일정 간격(d) 이격되도록 할 수도 있다.
그 다음 도 5e에 도시한 바와 같이, 게이트 전극(14) 상부의 게이트 패턴(14)을 제거하고, 게이트 전극(14)을 마스크로 반도체 기판(11)에 반도체 기판과 반대 도전형의 불순물을 저농도로 이온 주입한다. 이때, 불순물의 이온 주입 이전에 게이트 전극(14)을 열산화하여 게이트 전극(14) 표면에 폴리 산화막(16)을 형성하는 것이 바람직하다. 이후, 반도체 기판(11)을 어닐링(annealing)하여 반도체 기판(11)에 이온 주입된 불순물을 활성화하여 LDD 영역(17)을 형성한다. 이때, 어닐링에 의해 트렌치(T)의 하부면 반도체 기판(11)에 이온 주입된 불순물 영역이 라운딩(rounding)되므로 모스 트랜지스터의 소스/드레인 사이의 캐리어 경로(pass)를 최적화시킬 수 있다.
그 다음 도 3에 도시한 바와 같이, 반도체 기판(11) 상부의 드러난 게이트 산화막을 제거하고, 게이트 전극(14)을 포함한 반도체 기판(11) 상부 전면에 절연막을 증착한 후, 등방성 식각하여 트렌치(T)를 포함한 게이트 전극(14) 측벽에 스페이서(18)를 형성한다. 그리고, 스페이서(18)와 게이트 전극(14)을 마스크로 드러난 반도체 기판(11)에 LDD 영역(17)과 동일 도전형의 불순물을 고농도로 이온 주입하고 어닐링하여 소스/드레인 영역(19)을 형성함으로써 모스 트랜지스터를 완성한다.
이와 같이 본 발명은 게이트 전극의 하부 코너에 얕은 트렌치를 형성하여 LDD 영역을 게이트 전극와 분리시킴으로써 드레인 영역에서 발생하는 핫 캐리어가 게이트 전극 하부 코너에 쌓여서 게이트 전극으로 인젝션되는 핫 캐리어 인젝션 현상을 효과적으로 방지할 수 있다.
Claims (10)
- 필드 산화막에 의해 활성 영역이 정의된 반도체 기판과;상기 반도체 기판의 활성 영역 일부 상부에 형성된 게이트 산화막과;상기 게이트 산화막 상부에 형성된 게이트 전극과;상기 게이트 전극 측벽에 형성된 스페이서와;상기 게이트 전극 하부 코너의 반도체 기판에 형성된 얕은 트렌치와;상기 스페이서와 상기 필드 산화막 사이의 반도체 기판에 불순물이 고농도로 매입된 소스/드레인 영역과;상기 게이트 전극과 소스/드레인 영역 사이의 상기 얕은 트렌치를 포함한 반도체 기판에 불순물이 저농도로 매입된 LDD 영역을 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항에 있어서, 상기 얕은 트렌치는 상기 게이트 전극의 하부 코너에서 일정 간격 이격된 것을 특징으로 하는 모스 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서, 상기 얕은 트렌치 하부의 LDD 영역이 라운딩되게 형성된 것을 특징으로 하는 모스 트랜지스터.
- 제 3 항에 있어서, 상기 얕은 트렌치는 삼각형 또는 사각형인 것을 특징으로하는 모스 트랜지스터.
- 반도체 기판에 필드 산화막을 선택적으로 형성하여 활성 영역을 정의한 후, 열산화하여 반도체 기판의 활성 영역에 게이트 산화막을 형성하는 단계와;상기 반도체 기판 상부 전면에 폴리 실리콘을 증착하고, 그 상부에 게이트 전극 형성을 위한 게이트 패턴을 형성하는 단계와;상기 게이트 패턴을 마스크로 상기 드러난 폴리 실리콘을 RIE에 의해 식각하여 게이트 전극을 형성하는 단계와;상기 RIE에 의해 게이트 전극 하부 코너 부분의 게이트 산화막 만을 제거하는 단계와;상기 게이트 전극 하부 코너에 드러난 반도체 기판을 RIE에 의해 식각하여 얕은 트렌치를 형성하는 단계와;상기 게이트 패턴을 제거한 후, 상기 게이트 전극을 마스크로 상기 반도체 기판에 불순물을 저농도로 이온 주입하고 어닐링하여 LDD 영역을 형성하는 단계와;상기 반도체 기판 상부에 잔류하는 게이트 산화막을 제거한 후, 상기 반도체 기판 상부 전면에 절연막을 증착하고 등방성 식각하여 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와;상기 스페이서와 게이트 전극을 마스크로 상기 반도체 기판에 불순물을 고농도로 이온 주입하고 어닐링하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 5 항에 있어서, 상기 RIE에 의해 게이트 전극 하부 코너 부분의 게이트 산화막 만을 제거하는 단계는,상기 RIE에 의해 Cl+이온을 형성하고, 짧은 시간 동안 약한 플라즈마를 형성하여 상기 Cl+이온에 의해 상기 게이트 전극 하부 코너 부분의 게이트 산화막을 제거하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 6 항에 있어서, 상기 플라즈마의 강도를 조정하여 상기 제거되는 게이트 산화막의 영역이 상기 게이트 전극 하부 코너에서 일정 간격 이격되도록 하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 5 항에 있어서, 상기 게이트 전극 하부 코너에 드러난 반도체 기판을 RIE에 의해 식각하여 얕은 트렌치를 형성하는 단계에서,상기 드러난 반도체 기판을 식각하기 위한 RIE에서 식각 가스로 HBr과 HeO2가스를 사용하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 8 항에 있어서, 상기 HBr과 HeO2가스의 비율을 조정하여 상기 트렌치를 다양한 형태로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
- 제 9 항에 있어서, 상기 트렌치의 형상을 삼각형 또는 사각형으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000042451A KR100365091B1 (ko) | 2000-07-24 | 2000-07-24 | 모스 트랜지스터 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000042451A KR100365091B1 (ko) | 2000-07-24 | 2000-07-24 | 모스 트랜지스터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020009113A true KR20020009113A (ko) | 2002-02-01 |
| KR100365091B1 KR100365091B1 (ko) | 2002-12-16 |
Family
ID=19679585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000042451A KR100365091B1 (ko) | 2000-07-24 | 2000-07-24 | 모스 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100365091B1 (ko) |
-
2000
- 2000-07-24 KR KR1020000042451A patent/KR100365091B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100365091B1 (ko) | 2002-12-16 |
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