KR20020009071A - 반도체 소자의 얇은 접합 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 229910052796 boron Inorganic materials 0.000 claims abstract description 34
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract 3
- 238000010438 heat treatment Methods 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000002245 particle Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 230000000087 stabilizing effect Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 abstract description 3
- -1 boron ions Chemical class 0.000 abstract description 2
- 230000001052 transient effect Effects 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
- H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Plasma & Fusion (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Ceramic Engineering (AREA)
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Abstract
본 발명은 플라즈마 도핑에 의해 보론을 주입하여 피모스 트랜지스터의 드레인/소스 영역을 형성하여 보론의 순간 강화 확산을 방지할 수 있는 반도체 소자의 얇은 접합 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 소자분리막(12), 게이트(14) 및 절연막 스페이서(15)가 형성된 반도체 기판(11)에 감광막을 도포하고 이를 패터닝한 후 패터닝한 감광막(PR)을 마스크로 하여 반도체 기판(11)에 플라즈마 도핑(Plazma Doping)에 의해 보론(Boron)을 주입하여 드레인/소스(16)를 형성하는 드레인/소스 형성단계 및 패터닝한 감광막(PR)을 제거하고, 소자분리막(12), 게이트(14), 절연막 스페이서(15) 및 드레인/소스(16)가 형성된 반도체 기판(11)을 열처리하는 열처리 단계로 구성된다.
본 발명은 보론이 게이트 산화막으로 침투하는 것을 방지할 수 있고, 보론 이온이 채널 영역 쪽으로 확산되는 순간 강화 확산 현상을 방지하여 반도체 소자의 전기적 특성을 향상시키고, 트랜지스터의 오동작을 방지할 수 있다.
Description
본 발명은 반도체 소자의 얇은 접합 형성 방법에 관한 것으로, 특히 플라즈마 도핑에 의해 보론을 주입하여 피모스(PMOS) 트랜지스터의 드레인/소스 영역을 형성하여 보론(Boron)의 순간 강화 확산(Transient Enhanced Diffusion:TED)을 방지할 수 있는 반도체 소자의 얇은 접합 형성 방법에 관한 것이다.
미크론 이하(Sub-micron)의 반도체 소자에 의해 반도체 소자의 집적도는 증가하며, 이를 위해 트랜지스터의 채널 길이(Channel Length)는 점점 짧아지고, 게이트 산화막의 두께는 얇아지고 있다.
채널 길이가 짧아짐에 따라 모스 트랜지스터의 드레인/소스 영역은 얇은 접합(Shallow Junction)으로 형성되어야 한다.
도 1a 내지 도 1c는 종래의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이 반도체 기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 노출된 반도체 기판(1) 상부에 게이트 산화막(3)을 형성하고, 게이트 산화막(3)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(4)를 형성하고, 게이트(4)의 측벽에 질화막으로 구성된 절연막 스페이서(5)를 형성한다. 소자분리막(2), 게이트 산화막(3), 게이트(4) 및 절연막 스페이서(5)가 형성된 반도체 기판(1) 상부에 감광막을 도포하고, 감광막을 노광 현상하여 앤모스(NMOS) 트랜지스터가 형성될 영역과 소자분리막(2) 상부에만 감광막(PR)이 있도록 감광막을 패터닝한다. 감광막(PR) 패턴을 마스크로 반도체 기판(1) 전면에 보론(Boron)(B)을 이온 주입한다.
도 1b에 도시된 바와 같이 보론(Boron)의 이온 주입에 의해 소자분리막(2)과 게이트(4) 사이의 반도체 기판(1)에 얇은 접합을 갖는 드레인/소스 영역(6)이 형성된다. 드레인/소스 영역(6) 형성 후 감광막 패턴(PR)을 제거한다.
도 1c에 도시된 바와 같이 보론(Boron)의 이온 주입에 의해 반도체 기판(1)의 격자 손상에 따른 손상 회복과 이온 주입된 보론(Boron)의 전기적 활성화를 위해 1000∼1200℃의 온도에서 수십초 이하의 짧은 시간 동안 단시간 급속 열처리(Rapid Thermal Anneal:RTP)를 한다. 도 1c에 도시된 바와 같이 단시간 급속 열처리에 의해 이온 주입된 보론(Boron)(6a)이 게이트 산화막(3) 하부의 채널 영역쪽으로 측면 확산되는 순간 강화 확산이 발생된다.
따라서 종래의 반도체 소자의 얇은 접합 형성 방법은 게이트 산화막의 두께가 얇아짐에 따라 확산이 잘되는 피모스(PMOS) 트랜지스터의 드레인/소스 영역을 형성해 주는 보론(Boron)의 경우 이온 주입 후 보론(Boron)이 게이트 산화막으로 침투할 수 있으므로 드레인 전류 및 포화전류(Saturation Current)의 특성과 브레이크 다운 전압(Break-down Voltage)의 특성을 저하시켜 반도체 소자의 전기적 특성을 저하시키는 문제점을 가지고 있다.
또한 종래의 반도체 소자의 얇은 접합 형성 방법은 단시간 급속 열처리에 의해 이온 주입된 보론(Boron) 이온이 채널 영역 쪽으로 측면 확산되는 순간 강화 확산이 발생되므로 유효 채널 길이(Effective Channel Length)가 짧아지고, 이로 인해 접합의 열화 및 트랜지스터의 오동작을 유발시키는 문제점을 가지고 있다.
본 발명의 목적은 플라즈마 도핑에 의해 보론(Boron)을 주입하고, 스파이크 단시간 급속 열처리를 함으로써 보론(Boron)이 게이트 산화막으로 침투하는 것을 방지할 수 있고, 보론(Boron)이 채널 영역 쪽으로 측면 확산되는 순간 강화 확산(TED)을 방지하여 반도체 소자의 전기적 특성을 향상시키고, 트랜지스터의 오동작을 방지할 수 있는 반도체 소자의 얇은 접합 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도,
도 2a 내지 도 2c는 본 발명의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도 이다.
상기의 목적을 달성하기 위하여 본 발명의 반도체 소자의 얇은 접합 형성 방법은 소자분리막, 게이트 및 절연막 스페이서가 형성된 반도체 기판에 감광막을 도포하고 이를 패터닝한 후 패터닝한 감광막을 마스크로 하여 반도체 기판에 플라즈마 도핑에 의해 주입된 이온에 의해 드레인/소스를 형성하는 드레인/소스 형성단계 및 패터닝한 감광막을 제거하고, 소자분리막, 게이트, 절연막 스페이서 및 드레인/소스가 형성된 반도체 기판을 열처리하는 열처리 단계를 구비한 것을 특징으로 한다.
열처리 단계는 반도체 기판을 기준 온도로 높여 가열하고, 기준 온도에 도달하면 즉시 온도를 낮추어 플라즈마 도핑에 의해 주입된 이온에 의한 반도체 기판의 격자 손상에 따른 손상 회복과 주입된 이온을 전기적으로 활성화시키고, 주입된 이온의 확산을 저지시키는 스파이크 열처리 단계인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 얇은 접합 형성 방법을 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 반도체 소자의 얇은 접합 형성 방법을 도시한 단면도이다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 소자분리막(12), 게이트(14) 및 절연막 스페이서(15)가 형성된 반도체 기판(11)에 감광막을 도포하고 이를 패터닝한 후 패터닝한 감광막(PR)을 마스크로 하여 반도체 기판(11)에 플라즈마 도핑(Plazma Doping)에 의해 보론(Boron)을 주입하여 드레인/소스(16)를 형성하는 드레인/소스 형성단계 및 패터닝한 감광막(PR)을 제거하고, 소자분리막(12), 게이트(14), 절연막 스페이서(15) 및 드레인/소스(16)가 형성된반도체 기판(11)을 열처리하는 열처리 단계로 구성된다.
열처리 단계는 반도체 기판(11)을 기준 공정 온도인 1000℃∼1150℃ 정도까지 상승하게 되는데 기준 온도에 도달하면 시간 지체없이 즉시 온도를 낮추어 플라즈마 도핑에 의해 주입된 보론에 의한 반도체 기판(11)의 격자 손상에 따른 손상 회복과 주입된 보론을 전기적으로 활성화시키고, 주입된 보론의 확산을 저지시키는 스파이크 열처리(Spike Anneal) 단계로 이루어진다.
스파이크 열처리 단계에서 지준 공정 온도에 도달하기 위한 램프 가열전 안정화하는 단계로서 시간은 8초 내지 12초이고, 램프의 가열 비율은 25℃/초 내지 70℃/초이다.
플라즈마 도핑을 위해 H2로 혼합된 B2H6를 사용하며, B2H6의 흐름 비(Flow Rate)는 3sc㎝ ∼ 6sc㎝ 이고, 공정 압력은 30mTorr ∼ 70mTorr 이고, 플라즈마 도핑을 위해 반도체 기판(11)에 -320V ∼ -380V인 바이어스 전압을 인가한다.
플라즈마 도핑시 주입된 보론의 농도는 2.5E17개/cm3∼ 3.5E17개/cm3이다.
상기의 구성에 따른 본 발명인 반도체 소자의 얇은 접합 형성 방법의 동작은 다음과 같다.
종래와 같은 방법에 의해 도 2a에 도시된 바와 같이 반도체 기판(11)의 소자 분리 영역에 소자분리막(12)을 형성하고, 노출된 반도체 기판(11) 상부에 게이트 산화막(13)을 형성한다. 게이트 산화막(13)의 상부에 폴리실리콘층을 증착한 후 식각하여 게이트(14)를 형성하고, 게이트(14)의 측면에 질화막으로 구성된 절연막 스페이서(15)를 형성한다. 소자분리막(12), 게이트 산화막(13), 게이트(14) 및 절연막 스페이서(15)가 형성된 반도체 기판(11) 상부에 감광막을 도포하고, 감광막을 노광 현상하여 앤모스(NMOS) 트랜지스터가 형성될 영역과 소자분리막(12) 상부에만 감광막(PR)이 있도록 감광막을 패터닝한다. 감광막 패턴(PR)을 마스크로 반도체 기판(11) 전면에 플라즈마 도핑을 사용하여 보론(Boron)(B)을 주입한다.
플라즈마 도핑에 의해 생성된 결함들은 반도체 기판 표면에 근접하게 되고, 반도체 기판 표면은 점결함을 제거하기가 용이하므로 후공정인 열처리 단계에서 발생되는 순간 강화 확산을 방지할 수 있다.
플라즈마 도핑을 위해 반도체 기판(11)에 -320V ∼ -380V인 바이어스 전압을 인가하여 양전하를 띤 보론이 반도체 기판(11) 쪽으로 끌려가게 되어 반도체 기판(11)에 드레인/소스(16)가 형성된다. 따라서 반도체 기판(11)에 인가되는 바이어스 전압에 의해 접합 깊이(Junction depth)가 결정된다.
플라즈마 도핑시 H2로 혼합된 약 3%의 농도를 갖는 B2H6를 사용하며, B2H6의 흐름 비(Flow Rate)는 3sc㎝ ∼ 6sc㎝ 로 하고, 공정 압력은 30mTorr ∼ 70mTorr 이고, 보론의 도핑 농도는 2.5E17개/cm3∼ 3.5E17개/cm3로 진행한다.
도 2b에 도시된 바와 같이 플라즈마 도핑에 의한 보론(Boron)(B)에 의해 소자분리막(12)과 게이트(14) 사이의 반도체 기판(11)에 얇은 접합을 갖는 드레인/소스 영역(16)이 형성된다. 드레인/소스 영역(16) 형성 후 감광막 패턴(PR)을 제거한다. 반도체 기판(11)을 종래와 동일하게 보론(Boron)의 주입에 의해 반도체 기판(1)의 격자 손상에 따른 손상 회복과 주입된 보론(Boron)의 전기적 활성화를 위해 1000∼1200℃의 온도에서 수십초 이하의 짧은 시간 동안 단시간 급속 열처리(Rapid Thermal Anneal:RTP)를 하게 되는데 이때, 기준 공정 온도 1000℃∼ 1150℃ 정도까지 상승하면 시간 지체없이 즉시 온도를 낮추어 드레인/소스 영역(16)의 형성을 위한 보론(Boron)에 의한 반도체 기판(11)의 격자 손상에 따른 손상 회복과 주입된 보론(Boron)을 전기적으로 활성화시키고 보론(Boron)의 확산을 저지시키는 스파이크 열처리 단계를 진행한다.
스파이크 열처리 단계에서 기준 공정 온도에 도달하기 위한 램프 가열전 안정화하는 단계로서 시간은 8초 내지 12초이고, 램프의 가열 비율은 25℃/초 내지 70℃/초로 진행한다.
반도체 기판(11)의 열처리시 수초 수십초 급속 열처리 보다 스파이크 열처리가 열처리시 발생되는 순간 강화 확산을 방지하는데 보다 더 효과적이다.
따라서 도 2c에 도시된 바와 같이 보론(Boron)에 의해 형성된 드레인/소스 영역(16)은 채널 영역 쪽으로 확산되나(16a), 종래에 비해 확산되는 정도는 상당히 작다.
본 발명의 반도체 소자의 얇은 접합 형성 방법은 플라즈마 도핑에 의해 반도체 기판에 보론을 주입하여 드레인/소스를 형성함으로써, 보론이 게이트 산화막으로 침투하는 것을 방지할 수 있고, 보론이 채널 영역 쪽으로 확산되는 순간 강화확산을 방지하여 반도체 소자의 전기적 특성을 향상시키고, 트랜지스터의 오동작을 방지할 수 있다.
Claims (8)
- 소자분리막, 게이트 및 절연막 스페이서가 형성된 반도체 기판에 얇은 접합을 갖는 드레인/소스 영역을 형성하는 반도체 소자의 얇은 접합 형성 방법에 있어서,상기의 소자분리막, 게이트 및 절연막 스페이서가 형성된 반도체 기판에 감광막을 도포하고 이를 패터닝한 후 패터닝한 감광막을 마스크로 하여 상기의 반도체 기판에 플라즈마 도핑에 의해 주입된 이온에 의해 드레인/소스를 형성하는 드레인/소스 형성단계; 및상기의 패터닝한 감광막을 제거하고, 소자분리막, 게이트, 절연막 스페이서 및 드레인/소스가 형성된 반도체 기판을 열처리하는 열처리 단계를 구비한 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항에 있어서, 상기의 열처리 단계는 반도체 기판을 기준 공정 온도까지 상승시키되, 기준 온도에 도달하면 시간 지체없이 즉시 온도를 낮추어 상기의 플라즈마 도핑에 의해 주입된 이온에 의한 상기의 반도체 기판의 격자 손상에 따른 손상 회복과 주입된 이온을 전기적으로 활성화시키고, 주입된 이온의 확산을 저지시키는 스파이크 열처리 단계인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제2항에 있어서, 상기의 스파이크 열처리 단계에서 기준 온도는 1000℃ 내지 1150℃ 인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항 또는 제2항에 있어서, 상기의 플라즈마 도핑에 의해 주입된 이온은 보론인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제2항에 있어서, 상기의 스파이크 열처리 단계에서 기준 공정 온도에 도달하기 위한 램프 가열전 안정화하는 단계로서 시간은 8초 내지 12초이고, 램프의 가열 비율은 25℃/초 내지 70℃/초인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항에 있어서, 상기의 플라즈마 도핑을 위해 H2로 혼합된 B2H6를 사용하며, B2H6의 흐름 비는 3sc㎝ 내지 6sc㎝ 이고, 공정 압력은 30mTorr 내지 70mTorr인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항에 있어서, 상기의 플라즈마 도핑을 위해 상기의 반도체 기판에 인가되는 바이어스 전압은 -320V 내지 -380V인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
- 제1항에 있어서, 상기의 플라즈마 도핑시 주입된 이온의 농도는 2.5E17개/cm3내지 3.5E17개/cm3인 것을 특징으로 하는 반도체 소자의 얇은 접합 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0042316A KR100407807B1 (ko) | 2000-07-24 | 2000-07-24 | 반도체 소자의 얇은 접합 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0042316A KR100407807B1 (ko) | 2000-07-24 | 2000-07-24 | 반도체 소자의 얇은 접합 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020009071A true KR20020009071A (ko) | 2002-02-01 |
| KR100407807B1 KR100407807B1 (ko) | 2003-12-01 |
Family
ID=19679483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0042316A KR100407807B1 (ko) | 2000-07-24 | 2000-07-24 | 반도체 소자의 얇은 접합 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100407807B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100900074B1 (ko) * | 2006-09-06 | 2009-05-28 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체장치의 제조 방법 및 반도체 제조장치 |
-
2000
- 2000-07-24 KR KR10-2000-0042316A patent/KR100407807B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100900074B1 (ko) * | 2006-09-06 | 2009-05-28 | 가부시키가이샤 히다치 고쿠사이 덴키 | 반도체장치의 제조 방법 및 반도체 제조장치 |
| US7651954B2 (en) | 2006-09-06 | 2010-01-26 | Hitachi Kokusai Electric Inc. | Manufacturing method of semiconductor device and semiconductor device manufacturing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100407807B1 (ko) | 2003-12-01 |
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