KR20020002897A - Ｆｒａｍ의 게이트전극 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 FRAM의 게이트전극 구조 및 그 제조 방법에 관한 것으로서, 이 게이트전극의 구조는 반도체기판 상부에 형성된 강유전체막과, 강유전체막 상부에 형성된 게이트 도전막과, 기판과 강유전체막 사이에 형성된 전도성 산화막을 포함한다. 이에 따라, 전도성 산화막은 기판과 강유전체막의 계면 반응을 억제하고 저유전율의 산화막 생성을 최소화하여 동작 전압을 줄일 수 있으며 강유전체막의 분극 열화를 개선할 수 있다.
Description
본 발명은 비휘발성 메모리소자에 관한 것으로서, 특히 정보통신기기의 소형화, 저전력화 및 고성능화에 따라 비휘발성, 저전력화, 고속 읽기/쓰기가 요구되는 차세대 기억소자인 FRAM(Ferroelectric Random Access Memory)의 게이트전극 구조 및 그 제조방법에 관한 것이다.
최근 들어 정보화 사회로의 급속한 변화 추세에 따라 각종 휴대용 정보기기 및 다양한 정보 기억 장치의 수요가 급성장하고 있으며 이러한 경향은 소형화 및 저전력화가 가능하면서 저장된 정보가 휘발되지 않는 메모리 소자의 수요를 급격히 증대시키고 있다.
또한 기존의 반도체 기억소자의 고집적화 및 대용량화에는 한계가 있기 때문에 고유전율 및 비휘발성을 가지는 강유전체 연구가 반도체 산업에서 활발히 진행되고 있다. 특히, 강유전체를 이용한 비휘발성 기억소자로서 FRAM를 개발하고자 많은 노력을 기울이고 있다.
FRAM은 꿈의 반도체라 불릴 정도로 많은 장점을 가지며 무한한 성장 가능성을 가지고 있다. 전원의 계속적인 공급이 없어도 저장된 기억이 지워지지 않는 불휘발성 특성과 더불어, 빠른 동작 속도, 저 전압 동작 및 방사선에 강한 면이 큰 장점이다.
기존의 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable PROM), 그리고 플래쉬(Flash) 메모리 등의 비휘발성 소자는 느린 동작 속도와 데이터 읽기/쓰기 반복 횟수가 약 10만회 정도로 짧은 수명, 그리고 12V의 높은 작동 전압 등의 단점을 갖고 있기 때문에 컴퓨터의 주메모리나 휴대용 정보 통신 기기 등에 사용하는데 한계가 있었다.
하지만, FRAM은 DRAM(Dynamic RAM)과 같은 빠른 동작 속도, 3V 또는 5V의 낮은 동작 전압, 데이터 읽기/쓰기 반복 횟수 1조회 이상 가능한 뛰어난 동작 특성을 갖는다. 더군다나 FRAM은 전원 공급이 끊겨도 강유전체가 가지고 있는 자발분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보보존의 특성을 지니고 있다. 따라서 특별히 빠른 정보 입출력을 요하지 않는 연산기 또는 프로그램을 저장하는 메모리 등 정보의 쓰기는 빈번하지 않으나 저장된 정보의 유지가 중요한 기억장치에 아주 유용하다. 그리고 EEPROM에 비해서 저전력으로 구동시킬 수 있으며 정보의 입출력 횟수를 월등히 크게 할 수 있기 때문에 비휘발성 소자를 FRAM으로 대체할 수 있는 가능성도 충분하다.
한편, FRAM의 단위셀은 주로 한 개의 트랜지스터와 한 개의 커패시터를 연결하여 하나의 셀을 구성하는 방법과 한 개의 트랜지스터만으로 셀을 만드는 두 가지 방법이 있다. 그 중에서 한 개의 트랜지스터로 셀을 만드는 경우는 셀 면적을 최소화하여 고집적화 메모리 소자를 만드는데 유리하며 강유전체 박막의 분극이 아날로그 신호처리가 가능하다.
도 1a 및 도 1b는 종래 기술에 의한 비휘발성 메모리소자 중에서 FRAM의 게이트전극 구조 및 그 작동 상태를 나타낸 단면도들이다. 이때, FRAM은 한 개의 트랜지스터로 이루어진 단위 셀을 갖는다.
도 1a에 도시된 바와 같이, 종래 기술에 의한 FRAM의 게이트전극 구조는 일반적인 모스전계효과 트랜지스터와 유사한 구조를 갖는데, 이는 반도체 기판(10)의 상부에 형성된 강유전체막(12) 상부에 게이트(G)전압이 공급되는 게이트 도전막(14)으로 구성된다. FRAM의 단위 셀 트랜지스터는 상기 기판(10) 내에 강유전체막(12)을 사이에 두고 도전형 불순물이 주입된 소오스/드레인 접합층(16,18)을 갖는다.
도 1b를 참조하여, 반도체 기판(10) 위에 직접 강유전체를 증착한 FRAM의 트랜지스터의 동작은 저장된 정보를 쓰고 읽기가 가능하다.
즉, 게이트 도전막(14)에 공급되는 게이트전압의 레벨에 따라 강유전체막(12)의 잔류 분극 방향이 조절되어 트랜지스터가 온/오프로 스위칭하게 된다. 즉, 강유전체막(12)의 자발 분극 방향에 따라서 소오스와 드레인 사이의 전도도가 변하게 된다. 이에 따라 소스-드레인간에 전압을 인가하는 것 만으로 강유전체의 자발 분극에 영향을 주지 않고 자발분극의 방향을 메모리 정보로서 알 수 있다.
그러나, 상기와 같이 FRAM의 단위 셀 트랜지스터는 반도체 기판(10) 위에 직접 강유전체막(12)을 형성해야 하기 때문에, 이 기판의 Si과 강유전체 물질과의 반응에 의하여 계면에 반응물질이 생겨나게 된다. 예컨대, 고온의 후속 열처리에 의해 기판(10)과 강유전체막(12) 사이에 산화막이 형성될 경우 강유전체 물질의 포화분극전압이 상승된다. 분극 전압이 상승되면 자연히 게이트에 인가되는 전압 또한 높아지기 때문에 동작 전압의 상승 문제가 발생한다.
그리고 기판(10)과 강유전체막(12) 사이의 자연 산화막이나 반응 물질은 대체로 유전율이 낮기 때문에 동일한 게이트 전압을 가하여도 충분한 전압이 강유전체막(12)에 인가되지 않고 오히려 자연 산화막에 큰 전기장을 유도시켜 산화막의 절연파괴에 의한 전하주입(charge injection)과 같은 현상이 생긴다. 이러한 전하주입 현상 때문에 FRAM의 강유전체 박막의 분극 특성을 열화된다. 즉, 강유전체막의 잔류분극에 의하여 유지되고 있는 정보를 잃어버리거나 완전히 다른 정보가 저장될 수 있다.
이러한 문제를 극복하고자 유전율이 낮은 강유전체막을 이용하거나, 유전율이 자연 산화막인 SiO2보다 큰 절연체를 반도체 기판 위에 증착하여 강유전체막과 반도체 기판 사이에 자연 산화막 또는 반응 물질의 생성 억제와 동시에 높은 전기장이 인가 될 수 있도록 하는 시도가 많이 이루어지고 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 반도체기판과 강유전체막 사이에 전도성 산화막을 추가 형성함으로써 강유전체 박막과 반도체 사이의 저유전율의 산화막 형성을 가능한 억제해서 강유전체막의 분극 특성열화를 개선할 수 있는 FRAM의 게이트전극 구조 및 그 제조방법을 제공하는데 있다.
도 1a 및 도 1b는 종래 기술에 의한 비휘발성 메모리소자 중에서 FRAM의 게이트전극 구조 및 그 작동 상태를 나타낸 단면도들,
도 2는 본 발명에 따른 FRAM의 게이트전극 구조를 나타낸 단면도,
도 3은 본 발명의 일 실시예에 따른 FRAM의 게이트전극 제조방법을 설명하기 위한 흐름도,
도 4는 본 발명의 다른 실시예에 따른 FRAM의 게이트전극 제조방법을 설명하기 위한 흐름도.
*도면의 주요 부분에 대한 부호 설명*
10 : 반도체 기판 11 : 전도성 산화막
12 : 강유전체막 14 : 게이트 도전막
16 : 소오스 접합층 18 : 드레인 접합층
상기 목적을 달성하기 위하여 본 발명은 강유전체막을 갖는 비휘발성 메모리소자의 게이트전극 구조에 있어서, 반도체기판 상부에 형성된 강유전체막과, 강유전체막 상부에 형성된 게이트 도전막과, 기판과 강유전체막 사이에 형성된 전도성 산화막을 포함하는 것을 특징으로 한다.
본 발명에 따른 FRAM의 게이트전극 구조에 있어서, 상기 전도성 산화막은 전이금속의 산화물이 바람직하다.
상기 목적을 달성하기 위하여 본 발명은 강유전체막을 갖는 비휘발성 메모리소자의 게이트전극을 형성하는 방법에 있어서, 반도체기판 상부에 전도성 산화막을 형성하는 단계와, 전도성 산화막 상부에 강유전체막을 형성하는 단계와, 강유전체막 상부에 게이트 도전막을 형성하는 단계와, 게이트 도전막 내지 전도성 산화막을 패터닝하여 게이트전극을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따른 FRAM의 게이트전극 제조방법에 있어서, 상기 전도성 산화막을 형성하는 단계이전에, 희석된 세정액으로 기판을 세정하는 단계를 더 포함한다.
본 발명에 따른 FRAM의 게이트전극 제조방법에 있어서, 상기 전도성 산화막을 형성하는 단계는, 기판 상부에 전이 금속을 형성한 후에 후속 열처리 공정으로 형성한다. 이때, 후속 열처리 공정은 산소, 질소, 및 산화질소 가스중에서 어느 하나를 사용하여 퍼니스에서 400℃∼700℃로 열처리하거나, 혹은 급속 열처리로 400℃∼900℃에서 열처리하는 것이 바람직하다.
본 발명에 의하면, FRAM의 게이트전극은 강유전체막이 직접 반도체 기판 상부에 형성되지 않고 기판 위에 완충(buffer) 역할을 하는 전도성 산화막 상부에 형성되어 있으므로 시간이 지남에 따라 발생하는 강유전체막의 분극 열화를 개선한다. 즉, 전도성 산화막은 기판과 강유전체막의 계면 반응을 억제하고 저유전율의 산화막 생성을 최소화하여 동작 전압을 줄일 수 있으며 강유전체막의 분극 열화를 개선할 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 FRAM의 게이트전극 구조를 나타낸 단면도로서, 본 실시예의 FRAM 역시 한 개의 트랜지스터로 이루어진 단위 셀을 갖는다.
도 2에 도시된 바와 같이, 본 발명의 FRAM의 게이트전극 구조는 반도체기판(10) 상부에 형성된 강유전체막(12)과, 강유전체막(12) 상부에 형성되어 게이트전압이 인가되는 게이트 도전막(14)과, 기판(10)과 강유전체막(12) 사이에 형성된 전도성 산화막(11)으로 구성된다. 여기서, 상기 전도성 산화막(11)은 전이금속의 산화물이 바람직한데, 예를 들면 RuO2, IrO2, SrRuO3등이 있다. 전도성 산화막(11)의 특징은 강유전체에 대해 우수한 피로 특성을 나타내며 반도체 기판으로서 실리콘 기판 위에서 안정된 물질이다.
그러므로, 본 발명의 FRAM 게이트전극은 기판(10)과 강유전체막(12) 사이에 전도성 산화막(11)을 추가함으로써 저유전율 산화막의 생성을 막고 동시에 기판과 강유전체막의 계면 반응을 줄여 강유전체막의 잔류 분극 특성을 개선한다.
도 3은 본 발명의 일 실시예에 따른 FRAM의 게이트전극 제조방법을 설명하기 위한 흐름도이다.
도 3을 참조하면 상기와 같이 구성된 FRAM의 게이트전극의 제조 공정은 다음과 같다.
우선, 반도체기판(10)으로서, 실리콘 기판을 희석된 세정액(예컨대 HF 또는 BOE)으로 세정한다. (S10)
그리고 세정된 기판(10) 상부에 전도성 산화막(11)을 10nm∼200nm의 두께로 형성한다. (S12)
그리고나서 전도성 산화막(11) 상부에 강유전체막(12)을 형성한 후에 열처리 공정을 실시한다. 여기서, 강유전체막(12)는 이중 페로브스크트 물질로서 SrBi2Ta2O9, SrBi(Ta,Nb)2O9, SrBi2Nb2O9등을 사용하여 50nm∼500nm의 두께로 형성한다. 이때 강유전체막은 다른 강유전체 물질을 대체할 수 있는데, 예를 들면 Pb계 페로브스크트 물질로서 PZT(Pb(Zr1-xTix)O3), PLZT(Pb,La((Zr1-xTix)O3) 등을 사용한다. (S14)
그 다음, 강유전체막(12) 상부에 게이트 도전막(14)을 형성하고 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 게이트 도전막(14) 또는 게이트 도전막(14)부터 전도성 산화막(11)까지 패터닝하여 게이트전극을 형성한다. (S16)
이때, 상기 게이트 도전막(14)의 재료는 전도성 산화막(11)과 동일 물질을 사용하거나 Pt 또는 폴리실리콘을 사용한다.
도 4는 본 발명의 다른 실시예에 따른 FRAM의 게이트전극 제조방법을 설명하기 위한 흐름도로서, 이를 참조하면 본 발명의 게이트전극 제조 공정의 다른 실시예는 다음과 같다.
전술한 일 실시예와 동일하게, 반도체 기판을 희석된 세정액(예컨대 HF 또는 BOE)으로 세정한다. (S20)
그리고 기판(10) 상부에 전도성 산화막(11)을 형성하는데, 가능한 기판과 이후 형성될 강유전체막 사이에 저유전율 산화막의 생성을 최소로 하기 위하여 전도성 산화막(11) 제조 공정을 다음과 같이 진행한다.
먼저, 기판(10) 상부에 전이 금속을 형성한 후에 전이 금속이 전도성 산화막으로 변이를 위한 후속 열처리 공정을 실시함에 따라 기판 표면에 형성된 실리콘 산화물을 제거할 수 있다. 이때, 후속 열처리 공정은 산소, 질소, 및 산화질소 가스중에서 어느 하나를 사용하여 퍼니스(furance)에서 400℃∼700℃로 열처리하거나, 혹은 급속 열처리(rapid thermal process)로 400℃∼900℃에서 열처리한다. (S22∼S24)
그리고나서 다시 일 실시예와 동일하게 전도성 산화막(11) 상부에 강유전체막(12)을 형성한 후에 열처리 공정을 실시하고, 강유전체막(12) 상부에 게이트 도전막(14)을 형성하고 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 게이트 도전막(14) 또는 게이트 도전막(14)부터 전도성 산화막(11)까지 패터닝하여 게이트전극을 형성한다. (S26∼S28)
상기한 바와 같이 본 발명에 따른 FRAM의 게이트전극 구조 및 그 제조 방법을 이용하게 되면, 반도체기판과 강유전체막 사이에 추가된 전도성 산화막으로 인해 강유전체막과 기판 계면에서의 저유전율 산화막의 생성이 억제되고 계면의 전하 주입 현상이 최소화된다.
그러므로, 본 발명은 강유전체막의 분극 특성이 열화(동작 전압이 높아지면서 스위칭 특성이 저하)되는 요인을 제거하여 차세대 메모리소자로서의 FRAM의 성능을 최대한 높일 수 있다.
Claims (7)
- 강유전체막을 갖는 비휘발성 메모리소자의 게이트전극 구조에 있어서,반도체기판 상부에 형성된 강유전체막;상기 강유전체막 상부에 형성된 게이트 도전막; 및상기 기판과 강유전체막 사이에 형성된 전도성 산화막을 포함하는 것을 특징으로 하는 FRAM의 게이트전극 구조.
- 제 1항에 있어서, 상기 전도성 산화막은 전이금속의 산화물인 것을 특징으로 하는 FRAM의 게이트전극 구조.
- 강유전체막을 갖는 비휘발성 메모리소자의 게이트전극을 형성하는 방법에 있어서,반도체기판 상부에 전도성 산화막을 형성하는 단계;상기 전도성 산화막 상부에 강유전체막을 형성하는 단계;상기 강유전체막 상부에 게이트 도전막을 형성하는 단계; 및상기 게이트 도전막 내지 전도성 산화막을 패터닝하여 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 FRAM의 게이트전극 제조방법.
- 제 3항에 있어서, 상기 전도성 산화막을 형성하는 단계이전에,희석된 세정액으로 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 FRAM의 게이트전극 제조방법.
- 제 3항에 있어서, 상기 전도성 산화막을 형성하는 단계는,상기 기판 상부에 전이 금속을 형성한 후에 후속 열처리 공정으로 형성하는 것을 특징으로 하는 FRAM의 게이트전극 제조방법.
- 제 5항에 있어서, 상기 후속 열처리 공정은 산소, 질소, 및 산화질소 가스중에서 어느 하나를 사용하여 퍼니스에서 400℃∼700℃로 열처리하는 것을 특징으로 하는 FRAM의 게이트전극 제조방법.
- 제 5항에 있어서, 상기 후속 열처리 공정은 산소, 질소, 및 산화질소 가스중에서 어느 하나를 사용하여 급속 열처리로 400℃∼900℃에서 열처리하는 것을 특징으로 하는 FRAM의 게이트전극 제조방법.
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| KR1020000037261A KR20020002897A (ko) | 2000-06-30 | 2000-06-30 | Ｆｒａｍ의 게이트전극 구조 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000037261A KR20020002897A (ko) | 2000-06-30 | 2000-06-30 | Ｆｒａｍ의 게이트전극 구조 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020002897A true KR20020002897A (ko) | 2002-01-10 |
Family
ID=19675495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000037261A KR20020002897A (ko) | 2000-06-30 | 2000-06-30 | Ｆｒａｍ의 게이트전극 구조 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020002897A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100601995B1 (ko) * | 2005-03-02 | 2006-07-18 | 삼성전자주식회사 | 물성 변환층을 이용한 트랜지스터와 그 동작 및 제조 방법 |
-
2000
- 2000-06-30 KR KR1020000037261A patent/KR20020002897A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100601995B1 (ko) * | 2005-03-02 | 2006-07-18 | 삼성전자주식회사 | 물성 변환층을 이용한 트랜지스터와 그 동작 및 제조 방법 |
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