KR100434479B1 - 고집적 페로일렉트릭 플로팅게이트 램 및 그 제조방법 - Google Patents

고집적 페로일렉트릭 플로팅게이트 램 및 그 제조방법 Download PDF

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Abstract

고집적 페로일렉트릭 플로팅게이트 램(Ferroelectric Floating gate RAM)을 구비하는 반도체 장치 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 페로일렉트릭 플로팅게이트 램은 반도체 기판과, 상기 반도체 기판상에 제1 방향으로 연장되는 제1 도전층 패턴과, 상기 제1 도전층 패턴으로부터 상부로 일정 거리 이격된 상태로 상기 제1 도전층 패턴과 소정 영역에서 수직으로 교차하도록 상기 제1 방향에 대하여 수직인 제2 방향으로 연장되는 제2 도전층 패턴과, 상기 제1 도전층 패턴과 제2 도전층 패턴 사이에 형성되고, 상기 제1 도전층 패턴이 형성된 반도체 기판을 덮는 페로일렉트릭막과, 상기 페로일렉트릭막과 상기 제2 도전층 패턴 사이에 개재되고, 상기 제2 도전층 패턴을 중심으로 그 양측 하부에 소스/드레인 영역이 형성된 액티브 매트릭스를 포함하는 페로일렉트릭 게이트 커패시터를 구비한다.

Description

고집적 페로일렉트릭 플로팅게이트 램 및 그 제조 방법
본 발명은 본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서 특히, 페로일렉트릭 플로팅게이트 램(Ferroelectric Floating gate RAM: 이하, FFRAM이라 함) 및 그 제조 방법에 관한 것이다.
강유전체는 강한 자발분극성을 갖고 있어서 외부 전계의 인가에 의하여 강유전체 내부에 자발분극이 발생되며 그 자발분극은 외부 전계가 제거된 후에도 존재한다. 또한 그 자발분극의 방향은 외부 전계의 방향에 따라 바꿀 수 있다. 강유전체의 이와 같은 성질은 현재 널리 사용되고 있는 디지털 메모리 디바이스의 기본 원리가 되고 있는 바이너리 메모리의 기본 개념과 일치하기 때문에 PZT(Pb(Zr, Ti)O3)와 같은 강유전체는 일찍부터 메모리 소재로서 연구 대상이었다.
강유전체를 이용한 최초의 메모리 소자는 벌크(bulk) 재료를 이용한 것이어서 그 크기와 동작 전압 등이 기억 소자를 집적하기에는 적합하지 않았다. 그러나, 솔겔(sol-gel)법, 스퍼터링(sputtering)법, 유기 금속 산화막(Metal Organic Chemical Vapor Deposition)법 등과 같은 박막 형성 기술이 크게 발전함에 따라 PZT와 같은 강유전체 물질을 박막화하는 것이 가능해졌다. 따라서, 강유전체를 메모리 디바이스에 적용하기 위한 연구가 매우 활발하게 진행중이다.
강유전체 박막을 이용하는 메모리 디바이스는 크게 두 가지로 나눌 수 있다. 하나는 강유전체를 이용하여 커패시터를 제조하고 이 커패시터에 저장된 두 방향의 신호를 읽고 또 쓰기 위하여 트랜지스터를 이용하는 방법으로서 소위 1개의 트랜지스터와 1개의 커패시터(1T/1C), 또는 2개의 트랜지스터와 2개의 커패시터(2T/2C)로 제조된다. 이와 같은 메모리 디바이스는 통칭하여 페로일렉트릭 렘 (Ferroelectric RAM:이하, FRAM이라 한다)이라 불리는데, 기본적으로는 다이내믹 램(Dinamic RAM)의 동작 원리에 준하는 기본 개념을 갖고 있다. 물론, DRAM과는 달리 정기적인 리프레쉬(refresh)가 필요치 않고 전원이 공급되지 않더라도 저장된 데이타가 지워지지 않는 불휘발성 메모리이다.
그러나, 이와 같은 디바이스는 커패시터에 저장된 자발분극의 반전과 비반전을 이용하는 것을 원리로 하고 있기 때문에, 한번 저장된 정보를 읽어내면 그 정보가 지워지므로 다시 읽을 때와 같은 정보를 써주어야 하는 정보파괴형 메모리 디바이스(Destructive Read Out: 이하, DRO라 함)이다.
이와 달리, 저장된 정보를 파괴하지 않고 읽어낼 수 있는 메모리 디바이스가 있는데, 소위 비파괴 판독(Nondestructive Read Out: 이하, NDRO라 함)형 페로일렉트릭 메모리 디바이스이다. 이와 같은 디바이스는 기본적으로 트랜지스터의 게이트 또는 게이트 전극상에 페로일렉트릭 게이트 커패시터를 형성하고, 이 페로일렉트릭 게이트 커패시터가 갖는 자발분극 방향에 따라 게이트 산화막 아래의 기판 표면에 형성되는 채널의 존재 여부가 결정된다. 이와 같은 메모리 디바이스는 기존의 DRAM이나 FRAM에 비해서 단일 트랜지스터상에 커패시터를 형성하기 때문에 집적화면에서 유리한 점이 있다. 하지만, DRAM과 같이 랜덤 액세스(random access) 동작을 위해 특정 셀을 선택하기 위한 부가적인 트랜지스터 즉, 액세스나 선택 트랜지스터가 필요하다. 이러한 형태의 NDRO형 페로일렉트릭 메모리 디바이스를 통칭하여 페로일렉트릭 플로팅 게이트 램 즉, FFRAM이라 한다.
FFRAM은 기존의 터널링 전자들을 이용하는 플레쉬 메모리와 같은 불휘발성 메모리에 비해 여러가지 잇점이 있는데, 먼저, 플레쉬 메모리가 터널링 산화막의 열화에 의하여 그 기록 횟수가 105- 106정도인 데 반해 FFRAM의 경우는 페로일렉트릭의 자발분극을 이용하므로 이보다 훨씬 많다. 현재 사용하고 있는 대표적인 귀금속인 백금을 커패시터의 전극으로 사용하는 경우 피로(fatigue)문제가 있음에도 불구하고 109정도의 기록 횟수가 가능하다. 더욱이, 커패시터의 전극을 산화물 전도체로 대체할 경우에는 그 기록 횟수는 1014- 1015정도가 가능한 것으로 보고되고 있다. 또한, FFRAM은 페로일렉트릭 박막의 형성두께를 조절하여 코어시브 전압(coercive voltage), 즉 페로일렉트릭의 자발분극을 반전시키는데 필요한 전압을 낮출 수 있다. 즉, FFRAM의 동작개시 전압을 3V ∼ 5V 정도로 낮게할 수 있다. 따라서, 저전압 동작이 가능하다. 뿐 만 아니라 플레쉬 메모리가 게이트 산화막을 통해서 전자의 터널링이 이루어지는 시간에 비해 FFRAM의 분극반전 시간이 훨씬 빨리 이루어진다(10나노초 정도). 따라서, FFRAM은 저전압, 고속 동작이 가능한 불휘발성 비파괴형 메모리 디바이스의 구현을 가능하게 한다.
FFRAM을 구현하는데 있어서 마주치는 문제점으로는, 강유전체로 사용되는 PZT는 실리콘 성분을 함유하고 있는 물질, 예컨데, 실리콘이나 실리콘 산화막과 심한 화학 반응이나 상호 확산을 일으켜서 그 제조 공정이 극히 어렵다는 것이다.
최근 일본의 롬(Rohm)사는 산화 이리듐(IrO2)이 PZT를 강유전체로 사용하는 커패시터의 전극 재료로서 우수한 특성을 나타낸다는 것을 밝혔다. 이를 바탕으로 FFRAM을 실용화하기 위한 다양한 방법이 제시되고 있다. 그중의 하나가 미합중국 특허 제5,345,414호("SEMICONDUCTOR MEMORY DEVICE HAVING FERROELECTRIC FILM")이다. 이 특허는 FFRAM의 회로설계에 관련된 것으로서, 1개의 페로일렉트릭 트랜지스터를 메모리 셀의 기본 단위로 하고 있으며, 부가적으로 이 트랜지스터를 구동하기위하여 쓰기 및 삭제용 트랜지스터와 읽기용 트랜지스터가 각각 1개씩 구비되어 있다. 결국, 하나의 메모리 셀이 3개의 트랜지스터로 구성된다.
상술한 바와 같이, 종래 기술에 의한 반도체 메모리 디바이스에서는 단위 메모리 셀 당 3개의 트랜지스터를 구성요소로 하고 있고 서로 인접하여 기판상에 배열되어 있다. 이러한 종래 기술은, 메모리 셀이 1개의 트랜지스터와 1개의 커패시터로 구성되는 기존의 DRAM에 비해 집적도면에서는 다소 유리한 점이 없지는 않으나 평면적으로 디바이스를 집적하는 데는 한계가 있다.
따라서, 본 발명의 목적은 상술한 종래 기술이 갖는 문제점을 해결하기 위한 것으로서, 실리콘이 강유전체 물질과 반응하는 것을 막으면서 1개의 트랜지스터로 동작할 수 있는 FFRAM을 제공하는 것이다.
본 발명의 다른 목적은 상기한 바와 같은 FFRAM을 제조하는 방법을 제공하는 것이다.
도 1은 본 발명에 따른 FFRAM의 페로일렉트릭 게이트 커패시터의 구조를 나타내는 사시도이다.
도 2 내지 도 4는 본 발명에 따른 FFRAM의 페로일렉트릭 게이트 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 5 및 도 6은 각각 상기한 바와 같이 제조된 본 발명에 따른 페로일렉트릭 게이트 커패시터를 갖춘 FFRAM의 시뮬레이션 결과를 나타내는 C - V 곡선이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 20 : 배리어층
30 : 제1 도전층 패턴, 32 : 강유전체막
34 : 고유전 배리어 물질층, 40 : 페로일렉트릭막
50 : 액티브 매트릭스, 54, 56 : 소스/드레인 영역
60 : 제2 도전층 패턴, 70 : 스페이서
상기 목적을 달성하기 위하여 본 발명에 따른 페로일렉트릭 플로팅게이트 램은 반도체 기판과, 상기 반도체 기판상에 제1 방향으로 연장되는 제1 도전층 패턴과, 상기 제1 도전층 패턴으로부터 상부로 일정 거리 이격된 상태로 상기 제1 도전층 패턴과 소정 영역에서 수직으로 교차하도록 상기 제1 방향에 대하여 수직인 제2 방향으로 연장되는 제2 도전층 패턴과, 상기 제1 도전층 패턴과 제2 도전층 패턴 사이에 형성되고, 상기 제1 도전층 패턴이 형성된 반도체 기판을 덮는 페로일렉트릭막과, 상기 페로일렉트릭막과 상기 제2 도전층 패턴 사이에 개재되고, 상기 제2 도전층 패턴을 중심으로 그 양측 하부에 소스/드레인 영역이 형성된 액티브 매트릭스를 포함하는 페로일렉트릭 게이트 커패시터를 구비한다.
상기 반도체 기판과 상기 페로일렉트릭막 사이 및 상기 반도체 기판과 상기 제1 도전층 패턴 사이에는 TiO2막으로 형성된 배리어층이 개재된다.
상기 페로일렉트릭막은 상기 액티브 매트릭스와의 반응을 차단시키기 위하여 그 상부에 고유전 배리어 물질층을 포함하고, 상기 고유전 배리어 물질층은 BST((Ba, Sr)TiO3) 및 STO(SrTiO3)로 이루어지는 군에서 선택된 어느 하나이다.
상기 제2 도전층 패턴의 측벽에는 절연막으로 이루어지는 스페이서가 형성되어 있다.
상기 제1 도전층 패턴과 제2 도전층 패턴의 플로팅 상태와 접지 상태를 조절할 수 있도록 상기 제1 도전층 패턴과 제2 도전층 패턴의 끝부분에 각각 설치되어 있는 트랜지스터를 더 포함한다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 페로일렉트릭 플로팅게이트 램의 제조 방법에서는, 반도체 기판상에 제1 방향으로 길게 연장되는 제1 도전층 패턴을 형성한다. 상기 결과물 전면을 덮는 페로일렉트릭막을 형성한다. 상기 페로일렉트릭막상에 액티브 매트릭스를 형성한다. 상기 액티브 매트릭스 위에 상기 제1 방향과 수직인 제2 방향으로 길게 연장되어 소정 영역에서 상기 제1 도전층 패턴과 수직으로 교차하는 제2 도전층 패턴을 형성한다. 상기 제2 도전층 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성한다. 상기 결과물 전면에 소정의 분순물을 이온 주입하여 상기 제2 도전층 패턴의 양측 하부에 있는 액티브 매트릭스 내에 소스/드레인 영역을 형성하여 페로일렉트릭 게이트 커패시터를 완성한다.
상기 제2 도전층 패턴을 형성하기 전에 상기 반도체 기판의 표면에 배리어층을 형성하는 단계를 더 포함한다.
상기 페로일렉트릭막은 PZT(Pb(Zr, Ti)O3)막을 포함한다.
상기 액티브 매트릭스를 형성하는 단계는 상기 페로일렉트릭막상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층을 레이저를 사용하여 어닐링하여 상기 비정질 실리콘층을 결정화하는 단계를 포함한다. 또는, 상기 액티브 매트릭스를 형성하기 위하여 상기 페로일렉트릭막상에 도핑된 폴리실리콘층을 직접 형성한다.
본 발명에 의하면, 제1 워드 라인 역할을 하는 제1 도전층 패턴과 제2 워드 라인 역할을 하는 제2 도전층 패턴을 수직으로 교차시키고, 상기 2개의 라인이 교차되는 임의의 위치에서 상기 2개의 라인 사이에 있는 강유전체를 분극시킴으로써 트랜지스터를 선택적으로 비휘발성으로 온/오프시킬 수 있고, 상기 2개의 라인에 각각 가하는 펄스를 바꾸어줌으로써 트랜지스터의 온/오프 상태를 스위칭시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 FFRAM의 페로일렉트릭 게이트 커패시터의 구조를 나타내는 사시도이다.
도 1을 참조하면, 본 발명에 따른 반도체 장치의 FFRAM의 페로일렉트릭 게이트 커패시터는 반도체 기판(10)상에서 제1 도전층 패턴(30)이 제1 방향, 즉 도면중 x 방향으로 연장되고, 상기 제1 도전층 패턴(30)으로부터 상부로 일정 거리 이격된 상태로 제2 도전층 패턴(60)이 상기 제1 도전층 패턴(30)과 소정 영역에서 교차하도록 상기 제1 방향에 대하여 수직인 제2 방향, 즉 y 방향으로 연장되어 있다. 바람직하게는, 상기 제1 도전층 패턴(30)은 Pt 또는 IrO2로 구성하고, 상기 제2 도전층 패턴(60)은 Al로 구성한다. 여기서, 상기 제1 도전층 패턴(30)은 제1 워드 라인 역할을 하고, 제2 도전층 패턴(60)은 제2 워드 라인 역할을 한다.
상기 제1 도전층 패턴(30)과 제2 도전층 패턴(60) 사이에는 페로일렉트릭막(40)이 상기 제1 도전층 패턴(30)이 형성된 반도체 기판(10)을 덮고 있고, 상기 페로일렉트릭막(40)과 상기 제2 도전층 패턴(60) 사이에는 폴리실리콘층으로 형성된 액티브 매트릭스(50)가 개재되어 있다. 상기 액티브 매트릭스(50)에는 상기 제2 도전층 패턴(60)을 중심으로 그 양측 하부에 소스/드레인 영역(54, 56)이 형성되어 있다.
상기 반도체 기판(10)과 페로일렉트릭막(40) 사이 및 상기 반도체 기판(10)과 제1 도전층 패턴(30) 사이에는 각각의 물질간의 상호 반응을 차단시키기 위한 배리어층(20), 예를 들면 TiO2층이 형성될 수 있다. 즉, 상기 배리어층(20)을 상기 반도체 기판(10) 바로 위에 전면적으로 형성함으로써, 상기 반도체 기판(10)과 페로일렉트릭막(40) 사이에서 실리콘과 강유전체와의 반응을 차단시키는 동시에 상기 반도체 기판(10)과 제1 도전층 패턴(30) 사이에서 실리콘과 도전 물질, 즉 Pt와의 반응을 차단시킬 수 있다.
상기 페로일렉트릭막(40)은 PZT(Pb(Zr, Ti)O3)막으로 이루어진 강유전체막(32)과, 상기 강유전체막(32)의 상부에 형성된 고유전 배리어 물질층(34)을 포함한다. 상기 고유전 배리어 물질층(34)은 상기 강유전체막(32)의 상부에서 상기 강유전체막(32)을 구성하는 PZT와 상기 액티브 매트릭스(50)를 구성하는 폴리실리콘과의 반응을 차단시키기 위하여 형성한 것이다. 상기 고유전 배리어 물질층(34)은 BST((Ba, Sr)TiO3) 또는 STO(SrTiO3)와 같이 고유전 물질을 사용하여 형성한 것으로서, 게이트 절연막 역할을 할 뿐 만 아니라 그 상부에 형성된 액티브 매트릭스(50)를 구성하는 실리콘과 반응하여 SiO2와 같은 저유전율층이 형성되는 경우에도 전체 유전율 감소를 최소화시키는 역할을 하여 상기 고유전 배리어 물질층(34)의 높은 유전율로 인하여 PZT로 구성되는 상기 강유전체막(32)에 걸리는 전압이 충분하게 유지될 수 있다.
또한, 상기 제2 도전층 패턴(60)과 상기 액티브 매트릭스(50) 사이에는 Ti/TiN 배리어층(도시 생략)이 더 형성될 수 있으며, 상기 제2 도전층 패턴(60)의 측벽에는 산화막으로 이루어지는 스페이서(70)가 형성된다. 상기 스페이서(70)는 상기 제2 도전층 패턴(60)과 소스/드레인 영역(54, 56)과의 쇼트를 방지하는 역할을 한다.
도 1을 참조하여 상기한 바와 같이 구성된 본 발명에 따른 FFRAM의 동작을 설명하면 다음과 같다.
먼저, 1개의 제1 도전층 패턴(30)에 기입 펄스를 가하고 그에 대응하는 1개의 제2 도전층 패턴(60)을 접지시키면 상기 제1 도전층 패턴(30)과 제2 도전층 패턴(60)이 교차하는 지점의 강유전체막(32)이 자발분극을 일으키게 된다. 이 때, 상기 언급한 1개의 제2 도전층 패턴(60) 이외의 다른 제2 도전층 패턴(60)은 플로팅(floating) 상태로 유지시켜야 한다. 이를 위하여, 상기 제1 도전층 패턴(30)과 제2 도전층 패턴(60)의 끝부분에는 플로팅 상태와 접지 상태를 조절할 수 있는 별개의 트랜지스터를 형성한다. 강유전체막(32)의 자발 분극 방향을 바꾸기 위하여는 상기 설명한 것과 반대로 제2 도전층 패턴에 기입 펄스를 가하면 된다.
다음에, 상기한 본 발명에 따른 FFRAM의 페로일렉트릭 게이트 커패시터를 제조하는 방법을 설명한다.
도 2 내지 도 4는 본 발명에 따른 FFRAM의 페로일렉트릭 게이트 커패시터의 제조 방법을 설명하기 위한 단면도들로서, 각각 도 1의 2 - 2'선 단면에 대응하는 것이다.
도 2를 참조하면, 반도체 기판(10)상에 배리어층(20), 예를 들면 TiO2층을 형성하고, 그 위에 제1 도전층, 예를 들면 Pt 또는 IrO2층을 형성한 후 이를 패터닝하여 제1 방향, 즉 도면중 좌우 방향으로 길게 연장되는 제1 도전층 패턴(30)을 형성한다.
그 후, 상기 제1 도전층(30)이 형성된 결과물상에 상기 제1 도전층(30) 및 배리어층(20)을 덮는 페로일렉트릭막(40)을 형성한다. 상기 페로일렉트릭막(40)을 형성하기 위하여 먼저 상기 제1 도전층(30)이 형성된 결과물상에 PZT막과 같은 강유전 물질을 솔-겔(Sol-Gel)법, PVD(Physical Vapor Deposition) 방법 또는 CVD(Chemical Vapor Deposition) 방법에 의하여 증착하여 강유전체막(32)을 형성한 후, 상기 강유전체막(32) 위에 예를 들면 BST 또는 STO와 같은 고유전 물질로 이루어지는 고유전 배리어 물질층(34)을 형성한다. 이로써, 강유전체막(32)과 고유전 배리어 물질층(34)으로 이루어지는 페로일렉트릭막(40)을 완성한다. 상기 페로일렉트릭막(40)은 상부에 고유전 배리어 물질층(34)을 포함하도록 형성되므로, 상기 강유전체막(32)이 후속 공정에서 형성되는 막질에 포함된 실리콘과 반응하는 것을 막을 수 있다.
그 후, 상기 페로일렉트릭막(40)상에 폴리실리콘으로 이루어지는 액티브 매트릭스(50)를 형성한다. 이를 위하여, 먼저 상기 페로일렉트릭막(40) 위에 비정질 실리콘층을 형성한 후, 엑시머 레이저(Excimer Laser)와 같은 장치를 사용하여 레이저에 의한 어닐링을 행하여 상기 비정질 실리콘층을 결정화시킴으로써 폴리실리콘으로 이루어지는 상기 액티브 매트릭스(50)를 형성한다. 여기서, 레이저 어닐링을 행하게 되면 결정화된 폴리실리콘의 그레인 사이즈를 0.5μm 정도로 크게 할 수 있다. 다른 방법으로서, 상기 페로일렉트릭막(40)상에 도핑된 폴리실리콘층을 직접 형성하여 상기 액티브 매트릭스(50)를 형성할 수도 있다. 여기서, 상기 비정질 실리콘의 두께와, 상기 도핑된 폴리실리콘의 두께 및 도핑 농도는 트랜지스터의 채널 모드를 결정하는 중요한 파라미터로 작용하게 된다.
도 3을 참조하면, 상기 액티브 매트릭스(50)가 형성된 결과물상에 제2 도전층, 예를 들면 Al층을 형성한 후, 이를 패터닝하여 상기 제1 방향에 대하여 수직인 제2 방향, 즉 도면중 전후 방향으로 길게 연장되는 제2 도전층 패턴(60)을 형성한다. 이와 같이 형성된 제2 도전층 패턴(60)은 상기 제1 도전층 패턴(30)과의 사이에 페로일렉트릭막(40)과 액티브 매트릭스(50)를 개재한 상태로 상기 제1 도전층 패턴(30)과 소정 영역에서 수직으로 교차하게 된다.
도시하지는 않았으나, 상기 제2 도전층 패턴(60)을 형성하기 전에 상기 액티브 매트릭스(50)와 상기 제2 도전층 패턴(60)과의 사이에 Ti/TiN 배리어층(도시 생략)을 형성하는 것도 가능하다.
그 후, 상기 제2 도전층 패턴(60)이 형성된 결과물상에 절연막, 예를 들면 실리콘 산화막을 CVD 방법에 의하여 형성한 후 에치백하여 상기 제2 도전층 패턴(60)의 측벽에 스페이서(70)를 형성한다.
도 4를 참조하면, 측벽에 상기 스페이서(70)가 형성된 상기 제2 도전층 패턴(60)을 이용하여 상기 결과물 전면에 소정의 불순물을 이온 주입하고, 다시 레이저 어닐링을 행하여 이온 주입된 불순물을 활성화시킴으로써 상기 제2 도전층 패턴(60)의 양측 하부에 있는 상기 액티브 매트릭스(50) 내에 소스/드레인 영역(54, 56)을 형성한다. 이로써, 상부로부터 MSIFM(Metal - Silicon - Insulator - Ferroelectric - Metal) 구조의 페로일렉트릭 게이트 커패시터가 완성된다.
그 후, 통상의 공정에 의하여 FFRAM을 완성한다.
도 5 및 도 6은 각각 상기한 바와 같이 제조된 본 발명에 따른 페로일렉트릭 게이트 커패시터를 갖춘 FFRAM의 시뮬레이션 결과를 나타내는 C - V 곡선이다. 구체적으로, 도 5는 상기 제1 도전층 패턴(30)에 DC 바이어스를 가하며 스몰 시그널 모드(small-signal mode)로 측정한 C - V 결과이다. 도 5로부터 알 수 있는 바와 같이, 1V 이상의 메모리 윈도우 마진(즉, 강유전체의 히스테리시스 특성으로 인한 플랫 밴드 시프트(flat band shift) 폭을 얻을 수 있다. 도 6은 상기 제2 도전층 패턴(60)에바이어스를 가하였을 때의 C - V 결과이다. 이 경우에도 역시 충분한 메모리 윈도우 마진을 얻을 수 있음을 알 수 있다.
상기한 바와 같이, 본 발명에 의하면 제1 워드 라인 역할을 하는 제1 도전층 패턴과 제2 워드 라인 역할을 하는 제2 도전층 패턴을 수직으로 교차시키고, 상기 2개의 라인이 교차되는 임의의 위치에서 상기 2개의 라인 사이에 있는 강유전체를 분극시킴으로써 트랜지스터를 선택적으로 비휘발성으로 온/오프시킬 수 있고, 상기 2개의 라인에 각각 가하는 펄스를 바꾸어줌으로써 트랜지스터의 온/오프 상태를 스위칭시킬 수 있다.
또한, 폴리실리콘과 강유전체 물질간의 반응을 막기 위하여 액티브 매트릭스와 강유전체막 사이에 고유전 물질을 이용한 배리어층을 형성함으로써, 이 층이 액티브 매트릭스를 구성하는 실리콘과 반응하여 SiO2와 같은 저유전율층이 형성되는 경우에도 전체 유전율 감소를 최소화하는 역할을 함으로써, 강유전체막에 걸리는 전압이 충분하게 유지될 수 있다.
따라서, 실리콘이 강유전체 물질과 반응하는 것을 막으면서 1개의 트랜지스터로 동작할 수 있는 FFRAM이 얻어지게 된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (26)

  1. 반도체 기판과,
    상기 반도체 기판상에 제1 방향으로 연장되는 제1 도전층 패턴과,
    상기 제1 도전층 패턴으로부터 상부로 일정 거리 이격된 상태로 상기 제1 도전층 패턴과 소정 영역에서 수직으로 교차하도록 상기 제1 방향에 대하여 수직인 제2 방향으로 연장되는 제2 도전층 패턴과,
    상기 제1 도전층 패턴과 제2 도전층 패턴 사이에 형성되고, 상기 제1 도전층 패턴이 형성된 반도체 기판을 덮는 페로일렉트릭막과,
    상기 페로일렉트릭막과 상기 제2 도전층 패턴 사이에 개재되고, 상기 제2 도전층 패턴을 중심으로 그 양측 하부에 소스/드레인 영역이 형성된 액티브 매트릭스를 포함하는 페로일렉트릭 게이트 커패시터를 구비하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  2. 제1항에 있어서, 상기 반도체 기판과 상기 페로일렉트릭막 사이에는 실리콘과 강유전체와의 반응을 차단시키는 배리어층이 개재된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  3. 제2항에 있어서, 상기 배리어층은 TiO2막으로 형성된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  4. 제1항에 있어서, 상기 반도체 기판과 상기 제1 도전층 패턴 사이에는 실리콘과 도전 물질간의 반응을 차단시키는 배리어층이 개재된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  5. 제4항에 있어서, 상기 배리어층은 TiO2막으로 형성된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  6. 제1항에 있어서, 상기 제1 도전층 패턴은 Pt 및 IrO2로 이루어지는 군에서 선택된 어느 하나로 구성된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  7. 제1항에 있어서, 상기 제2 도전층 패턴은 Al로 구성된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  8. 제1항에 있어서, 상기 페로일렉트릭막은 PZT(Pb(Zr, Ti)O3)막인 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  9. 제1항에 있어서, 상기 페로일렉트릭막은 상기 액티브 매트릭스와의 반응을 차단시키기 위하여 그 상부에 고유전 배리어 물질층이 포함된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  10. 제9항에 있어서, 상기 고유전 배리어 물질층은 BST((Ba, Sr)TiO3) 및 STO(SrTiO3)로 이루어지는 군에서 선택된 어느 하나인 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  11. 제1항에 있어서, 상기 액티브 매트릭스는 폴리실리콘층인 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  12. 제1항에 있어서, 상기 제2 도전층 패턴과 상기 액티브 매트릭스 사이에 형성된 Ti/TiN 배리어층을 더 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  13. 제1항에 있어서, 상기 제2 도전층 패턴의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  14. 제13항에 있어서, 상기 스페이서는 산화막으로 형성된 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  15. 제1항에 있어서, 상기 제1 도전층 패턴과 제2 도전층 패턴의 플로팅 상태와 접지 상태를 조절할 수 있도록 상기 제1 도전층 패턴과 제2 도전층 패턴의 끝부분에 각각 설치되어 있는 트랜지스터를 더 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램.
  16. 반도체 기판상에 제1 방향으로 길게 연장되는 제1 도전층 패턴을 형성하는 단계와,
    상기 결과물 전면을 덮는 페로일렉트릭막을 형성하는 단계와,
    상기 페로일렉트릭막상에 액티브 매트릭스를 형성하는 단계와,
    상기 액티브 매트릭스 위에 상기 제1 방향과 수직인 제2 방향으로 길게 연장되어 소정 영역에서 상기 제1 도전층 패턴과 수직으로 교차하는 제2 도전층 패턴을 형성하는 단계와,
    상기 제2 도전층 패턴의 측벽에 절연막으로 이루어지는 스페이서를 형성하는 단계와,
    상기 결과물 전면에 소정의 분순물을 이온 주입하여 상기 제2 도전층 패턴의 양측 하부에 있는 액티브 매트릭스 내에 소스/드레인 영역을 형성하여 페로일렉트릭 게이트 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  17. 제16항에 있어서, 상기 제2 도전층 패턴을 형성하기 전에 상기 반도체 기판의 표면에 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  18. 제17항에 있어서, 상기 배리어층은 TiO2층인 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  19. 제16항에 있어서, 상기 제1 도전층 패턴은 Pt 및 IrO2로 이루어지는 군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  20. 제16항에 있어서, 상기 페로일렉트릭막은 PZT(Pb(Zr, Ti)O3)막을 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  21. 제16항에 있어서, 상기 페로일렉트릭막은 PZT과, 상기 PZT막을 덮는 고유전 배리어 물질층을 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  22. 제21항에 있어서, 상기 고유전 배리어 물질층은 BST((Ba, Sr)TiO3) 및 STO(SrTiO3)로 이루어지는 군에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  23. 제16항에 있어서, 상기 액티브 매트릭스를 형성하는 단계는
    상기 페로일렉트릭막상에 비정질 실리콘층을 형성하는 단계와,
    상기 비정질 실리콘층을 레이저를 사용하여 어닐링하여 상기 비정질 실리콘층을 결정화하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  24. 제16항에 있어서, 상기 액티브 매트릭스를 형성하는 단계는
    상기 페로일렉트릭막상에 도핑된 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  25. 제16항에 있어서, 상기 제2 도전층 패턴은 Al로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
  26. 제16항에 있어서, 상기 스페이서를 형성하는 단계는
    상기 제2 도전층 패턴이 형성된 결과물상에 CVD(Chemical Vapor Deposition) 방법에 의하여 산화막을 형성하는 단계와,
    상기 산화막을 에치백하여 상기 제2 도전층 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램의 제조 방법.
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