KR19980065658A - 강유전체 메모리 장치의 제조방법 - Google Patents
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Abstract
강유전체 메모리 장치의 제조 방법에 관하여 개시한다. 본 발명에서는 셀 어레이 영역에서는 상기 상부 전극의 상면이 노출되어 있고, 주변 회로 영역에서는 배선층이 금속층간 절연막에 의하여 덮여 있는 상태에서 커패시터 특성을 회복시키기 위한 어닐링을 행하므로, 커패시터의 특성을 유지하면서 콘택 저항을 낮출 수 있는 강유전체 메모리 장치를 제조할 수 있다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 커패시터의 특성을 유지하면서 콘택 저항을 낮출 수 있는 강유전체 메모리 장치의 제조 방법에 관한 것이다.
최근 박막 형성 기술의 진보에 의하여 강유전체막을 사용하는 불휘발성 메모리 장치에 대한 연구가 활발해지고 있다. 강유전체 메모리 장치는 강유전체막의 분극 현상(Polarization Phenomenon)을 이용하는 것으로서, EPROM 또는 EEPROM에 비하여 읽기(read)/쓰기(write) 동작이 빠른 장점을 가지고 있다.
또한, DRAM에 사용되는 셀 커패시터의 유전막으로 강유전체막을 사용하면, 리프레쉬 동작이 요구되지 않으므로 DRAM의 전력 소모 및 동작 속도를 향상시킬 수 있다. 이러한 강유전체 메모리 장치는 RAM과 같이 단일 전원 전압(single power supply voltage)으로 읽기 동작 및 쓰기 동작을 수행할 수 있으므로, 강유전체 RAM(ferroelectric RAM; FRAM)이라 불리운다.
한편, FRAM은 단위 셀(unit cell)의 구성 요소에 따라 두 가지로 분류할 수 있다. 그 하나는 단위 셀이 강유전체막을 게이트 절연막으로 사용하는 하나의 트랜지스터로 구성된 것이고, 다른 하나는 단위 셀이 하나의 억세스 트랜지스터 및 강유전체막을 유전막으로 사용하는 하나의 셀 커패시터로 구성된 것이다. 여기서, 전자의(the former) FRAM은 채널 영역인 실리콘 기판과 게이트 절연막인 강유전체막 사이의 계면에 실리콘 기판과 산소 원자가 반응하여 성장된 실리콘산화막이 형성되기 쉬운 문제점과, 실리콘 기판 및 강유전체막 사이의 격자상수(lattice constant) 차이 또는 열팽창계수 차이에 의하여 우수한 막질의 강유전체막(high-quality ferroelectric film)을 형성하기 어려운 문제점이 있다. 따라서, 최근에 후자의 FRAM, 즉 DRAM 셀 구조와 동일한 구조를 가지면서 셀 커패시터의 유전막으로 강유전체막을 사용하는 FRAM에 대한 연구가 활발해지고 있다.
여기서, 상기 강유전체막으로는 PZT막(PbZrxTi1-xO3)이 널리 사용되고 있다. 이 때, 셀 커패시터의 하부 전극, 즉 스토리지 전극은 내산화성이면서 용융점(melting point)이 높은 물질로 형성하여야 우수한 커패시터의 특성을 얻을 수 있으며, 그 대표적인 물질로 백금을 들 수 있다.
도 1은 종래 기술에 따른 FRAM의 제조 방법을 설명하기 위한 단면도이다.
도 1에 나타낸 바와 같이, 종래의 FRAM 셀은 반도체 기판(10)의 소정 영역에 활성 영역 및 비활성 영역을 한정하는 필드 산화막(16)을 형성하고, 상기 활성 영역의 소정 영역 상부에 게이트 전극(도시 생략)과 같은 필요한 소자를 형성한 후, 제1 층간 절연막(20)을 형성하고, 상기 제1 층간 절연막(20)상에서 셀 어레이 영역중 상기 필드 산화막(16) 상부에 예를 들면 백금으로 이루어지는 하부 전극(22), PZT로 이루어지는 강유전체막(24) 및 백금으로 이루어지는 상부 전극(26)을 포함하는 커패시터를 형성한다. 그 후, 결과물상에 제2 층간 절연막(30)을 형성하고, 상기 하부 전극(22)의 상면을 노출시키는 콘택홀을 형성한 후 그 위에 Ti/TiN/Al/TiN으로 구성된 제1 금속층을 형성하고 패터닝하여 상기 하부 전극(22)을 셀 어레이 영역의 활성 영역에 연결시키기 위한 제1 배선층(32)과 주변 회로 영역에서의 제2 배선층(34)을 형성한다. 그 후, 결과물상에 금속층간 절연막(40)을 형성하고, 상기 상부 전극(26)의 상면을 노출시키는 콘택홀(h1)과, 상기 제2 배선층(34)의 상면을 노출시키는 비아 콘택홀(h2)을 동시에 형성한다.
이 때, 64K FRAM의 집적화에 있어서 가장 중요한 키 포인트는 PZT로 이루어지는 강유전체막을 포함하는 커패시터의 특성을 유지시키는 것이다. 통상적으로, PZT로 이루어지는 강유전체막을 포함하는 커패시터 특성은 스트레스와 식각시의 손상에 의해 열화되어 임프린트(imprint) 현상이 나타나게 된다.
이를 방지하기 위하여 종래에는 상기한 바와 같이 상기 상부 전극(26)의 상면을 노출시키는 콘택홀(h1)과, 상기 제2 배선층(34)의 상면을 노출시키는 비아 콘택홀(h2)을 동시에 형성한 후 O2분위기하에서 어닐링을 행하여 커패시터 특성을 회복시켰다.
그러나, 상기한 바와 같은 종래의 방법에 의하면, 상기 어닐링 공정에 의하여 커패시터의 특성은 회복되는 반면, 상기 제2 금속층(34)과 비아 콘택홀을 통하여 형성될 금속층간의 콘택 저항이 높아지는 문제가 발생한다. 이는 상기 비아 콘택홀(h2) 형성 후에 행하는 어닐링 공정시에 Al이 노출된 영역에서 Al2O3가 형성되고 이와 같이 형성된 Al2O3는 콘택 저항을 높이는 주 원인으로 되기 때문이다.
따라서, 본 발명의 목적은 커패시터의 특성을 유지하면서 콘택 저항을 낮출 수 있는 강유전체 메모리 장치의 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 FRAM의 제조 방법을 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은, 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판에 활성 영역 및 비활성 영역을 한정하는 단계와, 상기 활성 영역에 트랜지스터를 형성하는 단계와, 상기 결과물상에 제1 층간 절연막을 형성하는 단계와, 셀 어레이 영역중 상기 제1 층간 절연막상에서 상기 비활성 영역의 상부에 하부 전극, 강유전체막 및 상부 전극을 포함하는 커패시터를 형성하는 단계와, 상기 결과물 전면에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 패터닝하여 상기 하부 전극의 일부를 노출시키는 제1 콘택홀을 형성하는 단계와, 상기 결과물상에 상기 제1 콘택홀을 채우는 제1 금속층을 형성하는 단계와, 상기 제1 금속층을 패터닝하여 상기 하부 전극을 셀 어레이 영역의 활성 영역에 연결시키기 위한 제1 배선층과 주변 회로 영역에서의 제2 배선층을 형성하는 단계와, 상기 결과물 전면에 금속층간 절연막을 형성하는 단계와, 셀 어레이 영역에서 상기 금속층간 절연막을 패터닝하여 상기 상부 전극의 일부를 노출시키는 제2 콘택홀을 형성하는 단계와, 상기 결과물을 어닐링하는 단계와, 주변 회로 영역에서 상기 금속층간 절연막을 패터닝하여 상기 제2 배선층의 상면을 노출시키는 제3 콘택홀을 형성하는 단계와, 상기 결과물상에 상기 제2 콘택홀 및 제3 콘택홀을 채우는 제2 금속층을 형성하는 단계와, 상기 제2 금속층을 패터닝하여 제3 배선층 및 제4 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제1 금속층은 Ti/TiN/Al/TiN으로 형성한다.
또한 바람직하게는, 상기 어닐링하는 단계는 O2또는 N2분위기하에서 450℃의 온도로 30분 동안 행한다.
또한 바람직하게는, 상기 제2 금속층은 Al/TiN으로 형성한다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 강유전체 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)의 소정 영역에 활성 영역 및 비활성 영역을 한정하는 필드 산화막(116)을 형성하고, 상기 활성 영역의 소정 영역 상부에 게이트 전극(도시 생략)과 같은 필요한 소자를 포함한 트랜지스터를 형성한 후, 결과물상에 예를 들면 BPSG막을 형성하여 제1 층간 절연막(120)을 형성하고, 상기 제1 층간 절연막(120)상에서 셀 어레이 영역중 상기 필드 산화막(116) 상부에 예를 들면 백금으로 이루어지는 하부 전극(122), PZT로 이루어지는 강유전체막(124) 및 백금으로 이루어지는 상부 전극(126)을 포함하는 커패시터를 형성한다.
도 3을 참조하면, 상기 결과물상에 예를 들면 ECR(Electron Cyclotron Resonance) 플라즈마 소스를 이용하여 산화막을 형성함으로써 제2 층간 절연막(130)을 형성하고, 상기 제2 층간 절연막(130)을 패터닝하여 상기 하부 전극(122)의 상면중 일부를 노출시키는 콘택홀을 형성한 후 그 위에 상기 콘택홀을 채우도록 Ti/TiN/Al/TiN으로 구성되는 제1 금속층을 형성하고 패터닝하여 상기 하부 전극(122)을 셀 어레이 영역의 활성 영역에 연결시키기 위한 제1 배선층(132)과 주변 회로 영역에서의 제2 배선층(134)을 형성한다.
도 4를 참조하면, 상기 결과물상에 예를 들면 ECR(Electron Cyclotron Resonance) 플라즈마 소스를 이용하여 산화막을 형성함으로써 금속층간 절연막(140)을 형성하고, 셀 어레이 영역에서 상기 금속층간 절연막(140)을 패터닝하여 상기 상부 전극(126)의 상면을 노출시키는 콘택홀(h3)을 형성한다.
그 후, 상기와 같이 셀 어레이 영역에서는 상기 상부 전극(126)의 상면이 콘택홀(h3)에 의하여 노출되어 있고, 주변 회로 영역에서는 상기 제2 배선층(134)이 상기 금속층간 절연막(140)에 의하여 덮여 있는 상태의 결과물에 대하여 O2또는 N2분위기하에서 약 450℃의 온도로 약 30분 동안 어닐링한다.
도 5를 참조하면, 주변 회로 영역에서 상기 금속층간 절연막(140)을 패터닝하여 상기 제2 배선층(134)의 상면을 노출시키는 비아 콘택홀(h4)을 형성한다.
도 6을 참조하면, 상기 결과물상에 예를 들면 Al/TiN으로 구성되는 제2 금속층을 상기 콘택홀(h3) 및 비아 콘택홀(h4)을 채우도록 형성하고, 상기 제2 금속층을 패터닝하여 제3 배선층(142) 및 제4 배선층(144)을 형성한다.
상기한 바와 같은 본 발명의 바람직한 실시예에 따르면, 셀 어레이 영역에서는 상기 상부 전극의 상면이 노출되어 있고, 주변 회로 영역에서는 배선층이 금속층간 절연막에 의하여 덮여 있는 상태에서 커패시터 특성을 회복시키기 위한 어닐링을 행하므로, 커패시터의 특성을 유지하면서 콘택 저항을 낮출 수 있는 강유전체 메모리 장치를 제조할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (4)
- 셀 어레이 영역과 주변 회로 영역을 포함하는 반도체 기판에 활성 영역 및 비활성 영역을 한정하는 단계와, 상기 활성 영역에 트랜지스터를 형성하는 단계와, 상기 결과물상에 제1 층간 절연막을 형성하는 단계와, 셀 어레이 영역중 상기 제1 층간 절연막상에서 상기 비활성 영역의 상부에 하부 전극, 강유전체막 및 상부 전극을 포함하는 커패시터를 형성하는 단계와, 상기 결과물 전면에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막을 패터닝하여 상기 하부 전극의 일부를 노출시키는 제1 콘택홀을 형성하는 단계와, 상기 결과물상에 상기 제1 콘택홀을 채우는 제1 금속층을 형성하는 단계와, 상기 제1 금속층을 패터닝하여 상기 하부 전극을 셀 어레이 영역의 활성 영역에 연결시키기 위한 제1 배선층과 주변 회로 영역에서의 제2 배선층을 형성하는 단계와, 상기 결과물 전면에 금속층간 절연막을 형성하는 단계와, 셀 어레이 영역에서 상기 금속층간 절연막을 패터닝하여 상기 상부 전극의 일부를 노출시키는 제2 콘택홀을 형성하는 단계와, 상기 결과물을 어닐링하는 단계와, 주변 회로 영역에서 상기 금속층간 절연막을 패터닝하여 상기 제2 배선층의 상면을 노출시키는 제3 콘택홀을 형성하는 단계와, 상기 결과물상에 상기 제2 콘택홀 및 제3 콘택홀을 채우는 제2 금속층을 형성하는 단계와, 상기 제2 금속층을 패터닝하여 제3 배선층 및 제4 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 금속층은 Ti/TiN/Al/TiN으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 어닐링하는 단계는 O2또는 N2분위기하에서 450℃의 온도로 30분 동안 행하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 금속층은 Al/TiN으로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
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| KR (1) | KR19980065658A (ko) |
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1997
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