KR20020002741A - 반도체 소자의 랜딩 플러그 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 랜딩 플러그 콘택 형성 방법에 관한 것으로, 하부 도전층과 상부 도전층을 전기적으로 연결시켜 주는 랜딩 플러그 콘택의 배리어 메탈인 TiN층을 TiCl4증착 소오스 가스를 이용하여 증착할 때, 스트레스로 인하여 크랙이 발생되는 것을 방지하기 위하여, TiCl4증착 소오스 가스를 이용하여 TiN 배리어 메탈층을 형성하되, 증착 공정을 다단계로 나누어 증착하여 형성하므로 박막의 스트레스가 줄어들어 크랙이 방지되고, 각 단계마다 NH3열처리하므로 반응하지 않안 TiCl4을 소진시키면서 Cl을 용이하게 제거할 수 있어 박막 특성을 향상시킬 수 있는 반도체 소자의 랜딩 플러그 콘택 형성 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 랜딩 플러그 콘택(landing plug contact) 형성 방법에 관한 것으로, 하부 도전층과 상부 도전층을 전기적으로 연결시켜 주는 랜딩 플러그 콘택의 TiN 배리어 메탈층(barrier metal layer)을 TiCl4증착 소오스 가스를 이용하여 증착할 때, 스트레스로 인하여 크랙이 발생되는 것을 방지할 수 있는 반도체 소자의 랜딩 플러그 콘택 형성 방법에 관한 것이다
일반적으로, 반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 콘택 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 하부 도전층과 상부 도전층을 전기적으로 연결시켜 주기 위해 콘택홀을 형성하는데, 소자의 고집적화로 콘택홀의 크기는 줄어들어 콘택홀을 양호하게 매립시키는 방안으로 랜딩 플러그 콘택을 형성하는 방법을 적용하고 있다. 또한, 고속 소자를 구현시키기 위해 워드 라인, 비트 라인, 캐패시터, 금속 배선 등과 같은 반도체 소자에 적용되는 도전층을 전기 전도도가 우수한 금속을 사용하여 형성하고 있는 추세이다.
도전성 물질로 콘택 내부를 매립시켜 랜딩 플러그 콘택을 형성하고, 랜딩 플러그 콘택과 연결되는 도전층 예를 들어, 비트 라인, 캐패시터, 금속배선 등이 금속층을 이용하여 형성될 경우, 랜딩 플러그 콘택과 금속층을 양호하게 접착시켜 콘택 저항을 낮추기 위해 금속 실리사이드층을 형성하고, 금속층의 금속 이온의 확산을 방지하기 위하여 배리어 메탈층을 형성한다. 배리어 메탈층은 주로 TiN을 증착하여 형성한다. TiN 증착은 물리기상증착법(PVD)을 적용할 경우 불량한 스텝-커버리지(step-coverage)로 인하여 고집적 소자에 적용이 어렵고, 금속 유기 화학기상증착법(MOCVD)을 적용할 경우 불순물인 탄소와 산소가 함유되어 있어 이를 제거하고 비정질인 박막을 결정화 시키기 위해서는 플라즈마 처리가 너무 장시간 동안 진행되어야 하기 때문에 실효성이 없다. 이러한 단점들을 보완하기 위한 방법으로 TiCl4증착 소오스 가스를 이용하는 화학기상증착법을 적용하고 있다.
도 1a 및 도 1b는 종래 반도체 소자의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11) 상에 층간 절연막(12)을 형성하고, 층간 절연막(12)의 일부분을 식각하여 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조상에 콘택 매립층(13)을 충분히 증착하여 콘택홀을 매립시키고, 에치 백 공정을 실시하여 콘택홀 내부에만 콘택 매립층(13)을 남기되, 에치 백 공정을 과도하게 하여 리세스(recess) 구조가 되게한다. 리세스 구조의 콘택 매립층(13)을 포함한 전체 구조상에 Ti와 같은 금속을 증착한 후, 열처리하여 콘택 매립층(13)의 표면에 금속 실리사이드층(14)을 형성하고, 실리사이드화 되지 않고 남아있는 금속층을 제거한다. 금속 실리사이드층(14)을 포함한 전체 구조상에 TiCl4증착 소오스 가스를 이용한 화학기상증착법으로 증착 공정을 실시하여 콘택 매립층(13)의 리세스 부분을 완전히 매립시키는 TiN층(15)을 형성한다.
상기에서, 콘택 매립층(13)은 폴리실리콘, 텅스텐 등과 같은 반도체 소자의 콘택 매립에 사용되는 모든 도전성 물질로 형성할 수 있다. TiN층(15)에 크랙(100)이 발생되는데, 이러한 현상은 TiCl4증착 소오스 가스를 이용하는 화학기상증착법의 공정 특성상 TiN층(15)의 두께가 두꺼워 질수록 더욱 심화된다. 즉, 콘택 매립층(13)의 리세스 부분을 완전히 매립시키기 위해서는 적어도 700 Å 이상의 두께로 TiN을 증착하여야 한다.
도 1b를 참조하면, 층간 절연막(12)의 표면이 노출될 때까지 TiN층(15)을 전면 식각 공정으로 제거하여 콘택 매립층(13)의 리세스 부분에 TiN 배리어 메탈층(150)을 형성하고, 이로 인하여 랜딩 플러그 콘택이 완성된다.
이후, 일반적인 방법에 따라 랜딩 플러그 콘택에 연결되는 비트라인, 캐패시터, 금속배선 등을 형성하기 위한 금속층을 형성한다.
상기한 바와 같이, 종래 TiCl4증착 소오스 가스를 이용한 화학기상증착법으로 TiN층을 형성하면, TiN층에 크랙이 발생되고, 이 크랙은 TiN 배리어 메탈층에 영향을 미쳐 TiN 배리어 메탈층의 금속 이온 확산 방지 역할의 본래 목적을 충족하지 못할 뿐만 아니라, 크랙이 심할 경우 층간 절연막에도 영향을 미쳐 소자의 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 TiCl4증착 소오스 가스를 이용하여 TiN 배리어 메탈층을형성하기 위해 증착하는 TiN층에 크랙이 발생되는 것을 방지하면서 박막의 특성을 향상시킬 수 있는 반도체 소자의 랜딩 플러그 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래 반도체 소자의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판 12, 22: 층간 절연막
13, 23: 콘택 매립층 14, 24: 금속 실리사이드층
15, 25: TiN층 25a; 제 1 TiN층
25b: 제 2 TiN층 100: 크랙
150, 250: TiN 배리어 메탈층
본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 콘택 형성 공정은 리세스 구조를 갖는 콘택 매립층이 형성된 전체 구조상에 TiCl4증착 소오스 가스를 이용한 증착 공정을 다단계로 실시하여 다층 구조의 TiN층을 형성하는 단계; 및 다층 구조의 TiN층을 전면 식각 공정으로 제거하여 콘택 매립층의 리세스 부분에 TiN 배리어 메탈층을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법은 층간 절연막에 형성된 콘택홀 내부에 리세스 구조를 갖는 콘택 매립층을 형성된 기판이 제공되는 단계; 콘택 매립층의 표면에 금속 실리사이드층을 형성하는 단계; TiCl4증착 소오스 가스를 이용한 제 1 증착 공정으로 금속 실리사이드층을 포함한 전체 구조상에 제 1 TiN층을 형성하는 단계; 제 1 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계; 제 1 NH3열처리로 제 1 TiN층을 열처리하는 단계; TiCl4증착 소오스 가스를 이용한 제 2 증착 공정을 실시하여 제 1 TiN층 상에 제 2 TiN층을 형성하는 단계; 제 2 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 제 7 단계; 제 2 NH3열처리로 제 2 TiN층을 열처리하는 단계; 제 3 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계; 층간 절연막의 표면이 노출될 때까지 제 1 및 제 2 TiN층을 전면 식각 공정으로 제거하여 콘택 매립층의 리세스 부분에 TiN 배리어 메탈층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
상기에서, 증착 공정은 기체 흐름을 안정화시키는 단계와, 증착 압력을 맞추는 단계와, TiN을 증착하는 단계로 진행하며, 증착 온도는 400 내지 700 ℃로 하고, 증착 압력은 5 내지 20 Torr로 하고, TiCl4유량을 50 내지 500 mg/min으로 한다.
NH3열처리는 NH3유량을 100 내지 1000 sccm으로 하여 20 내지 60 초 동안 실시한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 콘택 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21) 상에 층간 절연막(22)을 형성하고, 층간 절연막(22)의 일부분을 식각하여 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조상에 콘택 매립층(23)을 충분히 증착하여 콘택홀을 매립시키고, 에치 백 공정을 실시하여 콘택홀 내부에만 콘택 매립층(23)을 남기되, 에치 백 공정을 과도하게 하여 리세스(recess) 구조가 되게한다. 리세스 구조의 콘택 매립층(23)을 포함한 전체 구조상에 Ti와 같은 금속을 증착한 후, 열처리하여 콘택 매립층(23)의 표면에 금속 실리사이드층(24)을 형성하고, 실리사이드화 되지 않고 남아있는 금속층을 제거한다. 금속 실리사이드층(24)을 포함한 전체 구조상에 TiCl4증착 소오스 가스를 이용한 화학기상증착법으로 제 1 증착 공정을 실시하여 콘택 매립층(23)의 리세스 부분을 포함한 전체 구조상에 제 1 TiN층(25a)을 형성한다. 제 1 TiN층(25a)을 형성한 후에 제 1 퍼지/펌핑(purge/ pumping)을 하여 증착 챔버 내부의 잔존 가스(residual gas)를 제거한다. 이후, 제 1 TiN층(25a)의 고유 저항(resistivity)을 감소시키기 위하여 제 1 NH3열처리(anneal)한다.
상기에서, 콘택 매립층(23)은 폴리실리콘, 텅스텐 등과 같은 반도체 소자의 콘택 매립에 사용되는 모든 도전성 물질로 형성할 수 있다.
제 1 TiN층(25a)을 형성하기 위한 제 1 증착 공정은 기체 흐름을 안정화시키는 단계(set flow step); 증착 압력을 맞추는 단계(set pressure step); 증착하는 단계(deposition step)로 진행한다. 제 1 증착 공정시 증착 온도는 400 내지 700 ℃로 하고, 증착 압력은 5 내지 20 Torr로 하고, TiCl4유량을 50 내지 500 mg/min으로 한다. 증착 공정시 NH3를 첨가할 수 있으며, 이때 NH3유량을 20 내지 500 sccm 으로 한다.
제 1 TiN층(25a) 형성한 후에 실시하는 제 1 퍼지/펌핑은 충분히 실시해야하는데, 충분히 실시하지 않고 제 1 NH3열처리를 실시하면 잔존 가스에 의해 제어되지 않는 TiN이 성장(uncontrolled TiN growth)하게 되어 박막 두께를 제어하기 어렵게 된다.
제 1 NH3열처리는 증착후에 반응하지 않고 남아있는 TiCl4을 소진시키면서 Cl을 제거시켜 박막의 고유 저항을 감소시킨다. 제 1 NH3열처리는 NH3유량을 100 내지 1000 sccm으로 하여 20 내지 60 초 동안 실시한다.
도 2b를 참조하면, TiCl4증착 소오스 가스를 이용한 화학기상증착법으로 제 2 증착 공정을 실시하여 제 1 TiN층(25a) 상에 제 2 TiN층(25b)을 형성한다. 제 2 TiN층(25b)을 형성한 후에 제 2 퍼지/펌핑을 하여 증착 챔버 내부의 잔존 가스를 제거한다. 제 2 TiN층(25b)의 고유 저항을 감소시키기 위하여 제 2 NH3열처리한다. 이후, 최종적으로 제 3 퍼지/펌핑을 실시하고, 이로 인하여 제 1 TiN층(25a) 및 제 2 TiN층(25b)으로 된 TiN층(25)이 얻어진다.
상기에서, 제 2 TiN층(25b)을 형성하기 위한 제 2 증착 공정은 제 1 증착 공정과 마찬가지로 기체 흐름을 안정화시키는 단계(set flow step); 증착 압력을 맞추는 단계(set pressure step); 증착하는 단계(deposition step)로 진행하며, 제 2 증착 공정시 증착 온도는 400 내지 700 ℃로 하고, 증착 압력은 5 내지 20 Torr로 하고, TiCl4유량을 50 내지 500 mg/min으로 한다. 증착 공정시 NH3를 첨가할 수 있으며, 이때 NH3유량을 20 내지 500 sccm 으로 한다.
제 2 TiN층(25b) 형성한 후에 실시하는 제 2 퍼지/펌핑은 충분히 실시해야 하는데, 충분히 실시하지 않고 제 2 NH3열처리를 실시하면 잔존 가스에 의해 제어되지 않는 TiN이 성장(uncontrolled TiN growth)하게 되어 박막 두께를 제어하기 어렵게 된다.
제 2 NH3열처리는 증착후에 반응하지 않고 남아있는 TiCl4을 소진시키면서 Cl을 제거시켜 박막의 고유 저항을 감소시킨다. 제 2 NH3열처리는 NH3유량을 100 내지 1000 sccm으로 하여 20 내지 60 초 동안 실시한다.
도 2c를 참조하면, 층간 절연막(22)의 표면이 노출될 때까지 TiN층(25)을 전면 식각 공정으로 제거하여 콘택 매립층(23)의 리세스 부분에 TiN 배리어 메탈층(250)을 형성하고, 이로 인하여 랜딩 플러그 콘택이 완성된다.
이후, 일반적인 방법에 따라 랜딩 플러그 콘택에 연결되는 비트라인, 캐패시터, 금속배선 등을 형성하기 위한 금속층을 형성한다.
상기한 바와 같이, 본 발명의 TiN층(25)은 2번의 증착 공정에 의해 형성하며, 각 증착 공정 단계마다 퍼지/펌핑 및 NH3열처리를 실시한다.
한편, 상기한 본 발명의 실시예는 2번의 증착 공정으로 TiN층(25)을 형성하는 것을 설명하였지만, 그 이상의 다단계 증착 공정으로 TiN층(25)을 형성할 수 있다. 다단계 증착 공정을 적용할 경우 기본적으로 TiN 증착, 퍼지/펌핑 및 NH3열처리로 진행하여 층을 각각 형성하되, 마지막 층에서는 NH3열처리 후 최종적으로 퍼지/펌핑을 실시한다.
본 발명의 실시예에 따라 다단계 증착(multi-depositon)으로 박막을 증착했을 때 실제로 한번에 증착한 박막보다 스트레스가 한 오더(order) 정도 감소하는 것이 측정되었다. 즉, 1-스텝 증착 공정으로 약 1000 Å 두께의 TiN층을 형성했을 때 1.8E10 dyne/㎠로 측정되었고, 는 2-스텝 증착 공정으로 약 1200 Å 두께의 TiN층을 형성했을 때 2.0E9 dyne/㎠로 측정되었다. 만약 두께를 700 내지 800 Å으로 맞추었을 경우 다단계 증착 박막의 스트레스는 더욱 감소하게 될 것이다. 또한 SEM 표면 분석을 했을 때 2-스텝 증착의 경우 크랙이 발견되지 않았다. 앞에서 기술한 다단계 증착시 유의할 점은 각 층의 증착 단계 사이에 퍼지/펌핑을 충분히 해주어야 하는 것이다. 퍼지/펌핑을 행략하거나 충분하게 하지 않으면 박막 두께가 예상보다 두껍게 증착되어 정확한 두께를 맞추기가 어렵게 된다. 따라서, 다단계 증착에서는 한 층을 증착한 후에 퍼지/펌핑을 충분히 해서 잔존 가스를 완전히 빼낸후에 NH3열처리를 진행하면 제어되지 않는 TiN 성장이 일어나지 않아 박막 두께를 제어하기가 훨씬 용이해진다.
상술한 바와 같이, 본 발명은 박막의 스트레스를 감소시켜 크랙-프리(crack -free)한 TiCl4TiN층을 얻을 수 있어 안정적인 소자 특성을 얻을 수 있으며, NH3열처리를 증착 단계가 두 번 이상 진행되므로 Cl 함량 감소에 의해 박막의 물성이향상되며, 증착이 한 번에 되는 경우에는 NH3열처리가 박막 표면에 영향을 주지만 다단계 증착의 경우 열처리가 박막 중간 부분에도 적용되기 때문에 박막 특성이 개선된다.
Claims (15)
- 리세스 구조를 갖는 콘택 매립층이 형성된 전체 구조상에 TiCl4증착 소오스 가스를 이용한 증착 공정을 다단계로 실시하여 다층 구조의 TiN층을 형성하는 단계; 및상기 다층 구조의 TiN층을 전면 식각 공정으로 제거하여 상기 콘택 매립층의 리세스 부분에 TiN 배리어 메탈층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 콘택 매립층은 폴리실리콘이나 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 콘택 매립층 상에 금속 실리사이드층을 형성하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 증착 공정은 기체 흐름을 안정화시키는 단계와, 증착 압력을 맞추는 단계와, TiN을 증착하는 단계로 진행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 증착 공정시 증착 온도는 400 내지 700 ℃로 하고, 증착 압력은 5 내지 20 Torr로 하고, TiCl4유량을 50 내지 500 mg/min으로 하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항 또는 5 항에 있어서,상기 증착 공정시 NH3를 첨가하며, 상기 NH3의 유량은 20 내지 500 sccm인 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 다단계 증착 공정의 각 단계마다 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계 및 NH3열처리하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 1 항에 있어서,상기 다층 구조의 TiN층을 형성한 후, 제 1 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계, NH3열처리하는 단계 및 제 2 퍼지/펌핑하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 7 항 또는 제 8 항에 있어서,상기 NH3열처리는 NH3유량을 100 내지 1000 sccm으로 하여 20 내지 60 초 동안 실시하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 층간 절연막에 형성된 콘택홀 내부에 리세스 구조를 갖는 콘택 매립층을 형성된 기판이 제공되는 단계;상기 콘택 매립층의 표면에 금속 실리사이드층을 형성하는 단계;TiCl4증착 소오스 가스를 이용한 제 1 증착 공정으로 상기 금속 실리사이드층을 포함한 전체 구조상에 제 1 TiN층을 형성하는 단계;제 1 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계;제 1 NH3열처리로 상기 제 1 TiN층을 열처리하는 단계;TiCl4증착 소오스 가스를 이용한 제 2 증착 공정을 실시하여 상기 제 1 TiN층 상에 제 2 TiN층을 형성하는 단계;제 2 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계;제 2 NH3열처리로 상기 제 2 TiN층을 열처리하는 단계;제 3 퍼지/펌핑으로 증착 챔버 내부의 잔존 가스를 제거하는 단계; 및상기 층간 절연막의 표면이 노출될 때까지 상기 제 1 및 제 2 TiN층을 전면 식각 공정으로 제거하여 상기 콘택 매립층의 리세스 부분에 TiN 배리어 메탈층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 10 항에 있어서,상기 콘택 매립층은 폴리실리콘이나 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 10 항에 있어서,상기 제 1 및 제 2 TiN층을 형성하기 위한 제 1 및 제 2 증착 공정은 기체 흐름을 안정화시키는 단계와, 증착 압력을 맞추는 단계와, TiN을 증착하는 단계로 진행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 10 항에 있어서,상기 제 1 및 제 2 증착 공정시 증착 온도는 400 내지 700 ℃로 하고, 증착 압력은 5 내지 20 Torr로 하고, TiCl4유량을 50 내지 500 mg/min으로 하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 10 항 또는 제 13 항에 있어서,상기 제 1 및 제 2 증착 공정시 NH3를 첨가하며, 상기 NH3의 유량은 20 내지 500 sccm인 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
- 제 10 항에 있어서,상기 제 1 및 제 2 NH3열처리는 NH3유량을 100 내지 1000 sccm으로 하여 20 내지 60 초 동안 실시하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 콘택 형성 방법.
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| KR101524938B1 (ko) * | 2013-03-15 | 2015-06-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | TiN 하드 마스크의 스트레스-제어 형성 |
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2000
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Cited By (4)
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|---|---|---|---|---|
| US7439192B2 (en) | 2004-07-05 | 2008-10-21 | Samsung Electronics Co., Ltd. | Method of forming a layer on a semiconductor substrate |
| US7902090B2 (en) | 2004-07-05 | 2011-03-08 | Samsung Electronics Co., Ltd. | Method of forming a layer on a semiconductor substrate |
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