KR20020002023A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 소자분리막을 하부가 넓은 철(凸)자형으로 형성하고, 활성영역에서 트랜지스터가 형성될 부분의 하부에도 철(凸)자형의 절연막패턴을 형성함으로써 활성영역과 활성영역 간의 절연특성을 향상시키고, 트랜지스터의 펀치 쓰루(punch through) 특성을 개선시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소자분리절연막의 하부를 넓게 형성하여 활성영역 대 활성영역의 절연특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 나타내는 단면도로서, 얕은 트렌치를 이용한 소자분리절연막 형성방법이다.
먼저, 반도체기판(10) 상부에 소자분리 영역으로 예정된 부분을 노출시키는 질화막패턴(12)과 패드산화막패턴(11)의 적층구조를 형성하고, 상기 질화막패턴(12)을 식각마스크로 상기 반도체기판(10)을 식각하여 트렌치(13)를 형성한다. (도 1a, 도 1b 참조)
다음, 상기 트렌치의 표면에 열산화막을 성장시킨 후 습식식각을 통해 상기 열산화막을 제거하여 상기 트렌치(13) 형성공정 시 발생된 상기 트렌치(13) 표면의 결함을 제거한다.
그 후, 다시 열산화공정을 실시하여 상기 트렌치(13)의 표면에 열산화막(도시 안됨)을 형성한다.
다음, 전체표면 상부에 산화막(14a)을 형성하되, 상기 산화막(14a)은 오존-테오스(O3-tetra ethyl ortho silicate glass, 이하 O3-TEOS 라 함) 또는 고밀도플라즈마화학기상증착(high density plasma chemical vapor deposition, 이하 HDP CVD 라 함) 산화막 등으로 증착한다.
그리고, 후속 열처리공정을 실시하여 상기 산화막(14a)을 치밀화(densification)시킨 다음, 상기 산화막(14a)을 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라함)공정으로 평탄화시켜 소자분리절연막(14b)을 형성한다.
그 후, 상기 질화막패턴(12)과 패드산화막패턴(11)을 제거한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 얕은 트랜치 소자분리공정으로 활성영역과 활성영역 간에 트렌치를 형성하고, 절연물질을 매립시킨 후 평탄화공정을 실시하여 활성영역과 활성영역을 분리시키는 소자분리절연막을 형성하였으나, 소자분리절연막 하부의 기판에서는 공핍영역(depletion region)이 형성되기 때문에 MOS 트랜지스터의 소오스와 드레인 사이의 펀치 특성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리절연막의 하부를 넓게 형성하여 활성영역 간의 절연 특성을 향상시키고, MOS 트랜지스터가 형성될 활성영역의 하부에 절연물질을 매립시킴으로써 소오스와 드레인 간에 발생하는 펀치쓰루 특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 는 내지 도 2k 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 20 : 반도체기판 11 : 패드산화막패턴
12, 33b : 질화막패턴 13 : 트렌치
14a : 산화막 14b : 소자분리절연막
21a : 제1산화막 21b : 제1산화막패턴
23a : 제1에피택셜실리콘층 23b : 제1에피택셜실리콘층패턴
25 : 제1트랜치 27a : 제2산화막
27b : 제2산화막패턴 29a : 제2에피택셜실리콘층
29b : 제2에피택셜실리콘층패턴 31a : 제3산화막
31b : 제3산화막패턴 33a : 질화막
35 : 제2트렌치 37a : 제4산화막
37b : 제4산화막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 소자분리영역과 활성영역에서 트랜지스터가 형성될 부분보다 넓은 부분을 보호하는 제1산화막패턴을 형성하는 공정과,
전체표면 상부에 제1에피택셜 실리콘층을 형성하는 공정과,
상기 제1산화막패턴에서 소자분리영역과 활성영역에서 트랜지스터가 형성되는 부분을 노출시키는 식각마스크를 이용하여 상기 제1에피택셜 실리콘층을 식각하여 상기 제1산화막패턴을 노출시키는 제1트렌치를 형성하는 공정과,
상기 제1트렌치 내부에 상기 제1산화막패턴과 접속되는 제2산화막패턴을 형성하되, 상기 제2산화막패턴은 상기 제1트렌치 상부의 소정 두께를 노출시키도록 형성하는 공정과,
전체표면 상부에 제2에피택셜실리콘층, 제3산화막 및 질화막을 순차적으로 형성하고, 상기 제2산화막패턴 중에서 소자분리영역으로 예정되는 부분을 노출시키는 식각마스크를 사용하여 상기 질화막, 제3산화막 및 제2에피택셜 실리콘층을 식각하여 제2트렌치를 형성하는 공정과,
전체표면 상부에 제4산화막을 형성하는 공정과,
상기 제4산화막, 질화막 및 제3산화막을 화학적 기계적 연마공정으로 제거하여 상기 제2트렌치를 통하여 상기 제2산화막패턴에 접속되는 제4산화막패턴을 형성하되, 상기 제4산화막패턴, 제2산화막패턴 및 제1산화막패턴은 소자분리절연막으로 되고, 상기 제2에피택셜 실리콘층은 활성영역으로 되는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2k 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(20) 상부에 제1산화막(21a)을 형성한다. (도 2a 참조)
다음, 상기 반도체기판(20)에서 소자분리영역과 활성영역으로 예정되는 부분을 노출시키는 식각마스크를 이용하여 상기 제1산화막(20a)을 식각하여 제1산화막패턴(21b)을 형성하되, 상기 제1산화막패턴(21b)은 소자분리영역 및 활성영역으로예정되는 부분보다 넓게 형성한다. (도 2b 참조)
그 다음, 전체표면 상부에 제1에피택셜 실리콘층(23a)을 형성한다. (도 2c 참조)
다음, 상기 제1산화막패턴(21b)에서 소자분리영역과 활성영역으로 예정되는 부분을 노출시키는 식각마스크를 사용하여 상기 제1에피택셜 실리콘층(23a)을 식각하여 제1트렌치(25)를 형성한다. (도 2d 참조)
그 다음, 전체표면 상부에 제2산화막(27a)을 형성하되, 상기 제1트렌치(25)를 통하여 상기 제1산화막패턴(21b)에 접속되도록 형성한다. (도 2e 참조)
다음, 상기 제2산화막(27a)을 전면식각하여 제2산화막패턴(27b)을 형성하되, 상기 제2산화막패턴(27b)은 상기 제1트렌치(25)에 매립되면서 상기 제1트렌치(25) 상부의 일부를 노출시키도록 형성한다. (도 2f 참조)
그 다음, 전체표면 상부에 제2에피택셜 실리콘층(29a)을 형성한다. (도 2g 참조)
다음, 상기 제2에피택셜 실리콘층(29a) 상부에 소정 두께의 제3산화막(31a)과 질화막(33a)을 순차적으로 형성한다. (도 2h 참조)
그 다음, 상기 제2산화막패턴(27b)에서 소자분리영역으로 예정되는 부분을 노출시키는 식각마스크를 이용하여 상기 질화막(33a), 제3산화막(31a) 및 제2에피택셜 실리콘층(29a)을 식각하여 상기 제2산화막패턴(27b)을 노출시키는 제2트렌치(35)를 구비하는 질화막패턴(33b), 제3산화막패턴(31b) 및 제2에피택셜 실리콘층패턴(29b)을 형성한다. (도 2i 참조)
다음, 전체표면 상부에 제4산화막(37a)을 형성하되, 상기 제2트렌치(35)를 통하여 상기 제2산화막패턴(27b)과 접속되도록 형성한다. (도 2j 참조)
그 다음, 상기 제4산화막(37a), 질화막패턴(33b) 및 제3산화막패턴(31b)을 화학적 기계적 연마공정으로 제거하여 상기 제2에피택셜 실리콘층패턴(29b)을 노출시키고, 상기 제2트렌치(35)를 통하여 상기 제2산화막패턴(27b)과 접속되는 제4산화막패턴(37a)을 형성한다.
상기 화학적 기계적 연마공정으로 노출된 제2에피택셜 실리콘층패턴(29b)은 활성영역으로 되고, 제4산화막패턴(37b), 제2산화막패턴(27b) 및 제1산화막패턴(22b)은 철(凸)자형의 소자분리절연막으로 된다. 이때, 소자분리절연막을 구성하는 제1산화막패턴(22b)은 소자분리영역으로 예정되는 부분보다 넓게 형성되어 절연특성을 향상시키고, 활성영역 중에서도 트랜지스터가 형성될 영역 하부에 제2산화막패턴(27b)과 제1산화막패턴(22b)이 구비되어 트랜지스터의 펀치 쓰루 특성을 향상시킬 수 있다. (도 2k 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 소자분리막을 하부가 넓은 철(凸)자형으로 형성하고, 활성영역에서 트랜지스터가 형성될 부분의 하부에도 철(凸)자형의 절연막패턴을 형성함으로써 활성영역과 활성영역 간의 절연특성을 향상시키고, 트랜지스터의 펀치 쓰루(punch through) 특성을 개선시켜 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (3)

  1. 반도체기판 상부에 소자분리영역과 활성영역에서 트랜지스터가 형성될 부분보다 넓은 부분을 보호하는 제1산화막패턴을 형성하는 공정과,
    전체표면 상부에 제1에피택셜 실리콘층을 형성하는 공정과,
    상기 제1산화막패턴에서 소자분리영역과 활성영역에서 트랜지스터가 형성되는 부분을 노출시키는 식각마스크를 이용하여 상기 제1에피택셜 실리콘층을 식각하여 상기 제1산화막패턴을 노출시키는 제1트렌치를 형성하는 공정과,
    상기 제1트렌치 내부에 상기 제1산화막패턴과 접속되는 제2산화막패턴을 형성하되, 상기 제2산화막패턴은 상기 제1트렌치 상부의 소정 두께를 노출시키도록 형성하는 공정과,
    전체표면 상부에 제2에피택셜실리콘층, 제3산화막 및 질화막을 순차적으로 형성하고, 상기 제2산화막패턴 중에서 소자분리영역으로 예정되는 부분을 노출시키는 식각마스크를 사용하여 상기 질화막, 제3산화막 및 제2에피택셜 실리콘층을 식각하여 제2트렌치를 형성하는 공정과,
    전체표면 상부에 제4산화막을 형성하는 공정과,
    상기 제4산화막, 질화막 및 제3산화막을 화학적 기계적 연마공정으로 제거하여 상기 제2트렌치를 통하여 상기 제2산화막패턴에 접속되는 제4산화막패턴을 형성하되, 상기 제4산화막패턴, 제2산화막패턴 및 제1산화막패턴은 소자분리절연막으로 되고, 상기 제2에피택셜 실리콘층은 활성영역으로 되는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소자분리절연막은 철(凸)자형으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 활성영역에서 트랜지스터가 형성될 부분 하부에 제2산화막패턴과 제1산화막패턴이 철(凸)자형으로 구비되는 것을 특징으로 하는 반도체소자의 제조방법.
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