KR20010108429A - 반도체 웨이퍼 상의 다마신 구조를 위한 2 단계화학-기계적 평탄화 - Google Patents

반도체 웨이퍼 상의 다마신 구조를 위한 2 단계화학-기계적 평탄화 Download PDF

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Abstract

화학·기계적 연마 기술들을 사용하여 다마신 및 이중 다마신 회로를 포함하는 반도체 웨이퍼 표면들의 평탄도를 향상시키는 방법. 상기 방법은 검출된 종료점까지 과잉 표면 금속(2)을 거의 제거하는 제 1 연마 단계를 사용하는 것을 포함한다. 세척 후, 금속(2)보다 유전체(6)에 대해서 바람직하게 1.8 배 내지 4 배 이상 더 큰 선택비를 가지는 제 2 슬러리를 사용하여 화학·기계적 연마의 제 2 단계가 적용된다. 본 발명에 따르는, 연마의 상기 제 2 단계는, 디싱을 거의 제거하고 평탄도를 향상시켰다.

Description

반도체 웨이퍼 상의 다마신 구조를 위한 2 단계 화학-기계적 평탄화{TWO-STEP CHEMICAL-MECHANICAL PLANARIZATION FOR DAMASCENE STRUCTURES ON SEMICONDUCTOR WAFERS}
본 발명은 반도체의 제조에 관한 것이다. 특히, 다마신 및/또는 이중 다마신 회로 구조를 포함하는 웨이퍼들에 사용하는 것으로, "디싱(dishing)" 및 침식을 감소시켜 향상된 평탄도를 제공하는 화학·기계적 반도체 웨이퍼 연마공정에 관한 것이다.
실리콘 웨이퍼 상에 초 대규모 집적회로들의 제조는 상기 회로들의 초 미세부들 때문에 극도의 정밀도를 요구하는 공정이다. 실제로, 기술의 진보와 함께 상기 회로 배선들의 폭은 계속 감소하고 있고, 현재는 0.18~100 미크론의 범위를 가진다. 이런 회로들은 포토리소그래피 기술들을 사용하여 제조되기 때문에, 상기 미세부를 제공하는데 극도로 정밀하게 연마된 렌즈들이 요구된다. 상기 정밀한 초점의 제공의 필수 결과로써, 상기 렌즈들은 필드 깊이의 부족 즉, 상기 렌즈로부터 특정 거리 만큼 떨어진 곳에서만 영상이 정확히 생성되고, 상기 거리의 어떤 변화도 더욱더 초점이 안맞거나 흐린 영상을 생성한다. 그러므로, 상기 영상이 투영되는 상기 표면은 초점이 안맞는 영상흐림을 제거하기 위해 가능한 완벽히 평탄해야 한다. 평탄도를 유지하지 못하면, 추가되는 층들이 상기 표면 상에 형성됨에 따라 상기 문제가 더욱 악화되어, 거부되는 불량 반도체들의 비율이증가하게 된다.
유전층 내의 이중 다마신 구조들 내에 금속 상감을 한 후 표면 평탄도를 복구하는 표준 기술은 화학·기계적 평탄화(CMP)이다. 이 공정동안, 과잉 금속을 제거하고 표면을 재평탄화하기 위해, 상기 웨이퍼의 표면은 연마패드 및 화학 슬러리(slurry)에 의해 선택된 시간 간격으로 연마된다. 상기 슬러리들은 실리카(silica) 또는 알루미나(alumina)와 같은 연마재, 및 상기 웨이퍼 표면 상에서 평탄화시킬 부분들의 구성물을 매끄럽게 하고 상기 구성물과 선택적으로 반응하도록 설계된 화학 첨가물을 포함한다. 그러므로, 일부 성분들의 몇몇은 단독으로는 연마 작용에 의해 본질적으로 더 용이하게 제거될 수 있다는 점을 고려하여, 상기 웨이퍼들의 표면상의 특정 성분의 제거속도가 향상되도록 연마 슬러리들을 선택할 수도 있다.
과거, 반도체 회로에 사용되는 바람직한 도전성 금속으로 알루미늄을 사용하였으나, 최근, 더 뛰어난 전기 도전체인 구리를 사용하는 상기 다마신 및 이중 다마신(또한, "상감된 금속화"로 공지됨)공정 기술을 사용하는 추세이다. 금속 배선들 및 비아들의 다마신 및 이중 다마신 상감을 사용하는 이런 추세는 반도체 제조에서 새로운 난제들을 출현시켰다. CMP시 종종 구리 표면들의 "디싱" 및 침식의 수용할 수 없는 레벨들이 발생한다. 실제로, 약 1000 Å이상의 리세스가 형성될 수 있다.
위에서 지적된 바와 같이, 현대의 미세 배선 회로들을 가능하도록 하는데에는, 거의 완벽할 정도의 평탄한 표면이 요구된다. 그러므로, 새로운 다마신 및이중 다마신 기술에서 디싱 및 침식이 심각한 문제가 되고 있으며, 해결책이 발견되어야 한다.
본 발명은, 다마신 및 이중 다마신 공정들에 의해 형성되는 회로들을 포함하는 웨이퍼들에 사용되는 제 1 연마 단계 및 제 2 연마 단계를 포함하는 화학·기계적 평탄화 기술을 제공한다. 상기 제 2 연마 단계는 특히 중요하고, 금속보다 유전체에 대해서 더 높은 제거속도를 가지는 슬러리를 사용하는 것을 포함한다.
특히, 본 발명에 따르면, 제 1 단계에서, 상기 반도체 웨이퍼는 종료점이 검출될 때까지 연마 패드 및 제 1 슬러리로 연마된다. 상기 종료점은, 단순히 미리 결정된 연마시간의 경과와 같이 상기 기술 분야에서 공지된 다양한 기술들 중 어느 하나의 기술에 의해 검출될 수 있다. 바람직하기로는, 상기 검출형태는 상기 CMP공정에서 다음 단계로의 자동 전환을 용이하게 하는 형태이다.
바람직하기로는, 상기 제 1 연마 단계 후, 상기 반도체 웨이퍼의 상기 표면은 표면 찌꺼기 및 거의 모든 상기 제 1 슬러리를 제거하도록 세척된다. 세척 후, 상기 금속 성분보다 더 높은 속도로 상기 유전체를 제거하는 제 2 슬러리로 연마가 재개된다. 유전체의 제거속도는 금속의 제거속도보다 약 1.2 배 내지 약 4 배 더 높은 것이 바람직하다.
상기 제 2 연마 단계는 디싱 및 침식을 감소시키고, 상기 제 1 연마 단계 후에 남은 초기의 웨이퍼 표면 형상(topography)에서의 비균일성을 보상한다. 그 결과, 디싱이 거의 감소되고 상기 반도체 웨이퍼 표면의 평탄화가 향상됨으로써 설계 사양을 충족하는 고수율의 반도체들의 생산이 촉진된다.
도 1 은 유전체 상에 등각의(conformal) 얇은 장벽층이 형성되고, 차례로 상기 장벽층 상에 금속층이 형성되는 유전체 내의 트렌치 구조를 나타낸 상기 다마신 공정에 의해 형성되는 반도체 웨이퍼의 표면 일부를 나타낸 개략 단면도이다.
도 2 는 CMP가 상기 금속층의 대부분을 제거한 후, 도 1의 상기 반도체 웨이퍼 일부를 나타낸 개략도이다.
도 3 은 금속을 제거하고, 과잉 금속이 완전히 제거될 때까지 CMP단계가 진행하고, 리세스된 금속 플러그들이 상기 유전체 트렌치 내에 형성된 후, 도 1의 상기 반도체 웨이퍼 일부를 나타낸 개략도이다.
도 4a 는 CMP의 제 1 단계 후, 도 1 에서와 같이 반도체 웨이퍼의 일부를 나타낸 개략 단면도이다.
도 4b 는 선택비가 1:1:1 (금속:장벽:유전체)인 슬러리로 CMP의 제 2 단계 후, 도 4a의 상기 반도체 웨이퍼 일부를 도시하는 개략도이다.
도 5a 는 슬러리로 CMP의 제 1 단계 후, 상기 금속의 디싱 및 연마된 표면 상의 금속 잔류물을 도시하는, 도 1 에서와 같이 반도체 웨이퍼의 일부를 도시하는 개략 단면도이다.
도 5b 는 본 발명에 따라, 거의 평탄한 손질된 표면위상을 도시하고, 선택비가 1:1:2 (금속:장벽:유전체)인 제 2 단계 슬러리로 CMP 후, 도 5a의 상기 반도체 웨이퍼 단면을 도시하는 개략도이다.
본 발명은, 상기 다마신 및 이중 다마신 공정들에 의해 형성되는 회로를 포함하는 반도체 웨이퍼들의 상기 연마시 "디싱" 및 침식을 거의 감소시키는 화학·기계적 평탄화 기술을 제공한다. 청구항들 및 명세서에서 널리 사용되는 용어 "금속"은 상기 웨이퍼 회로의 도전성 금속 성분을 칭하며, 구리, 은, 금 및 알루미늄 중 하나로부터 거의 순수한 형태 또는 한 합금의 주요 합금 성분으로 형성되고, 상기 다마신 및 이중 다마신 공정들에 유용한 도전성 금속계들을 포함한다. 본 발명에 따르면, 2개의 분리된 화학·기계적 연마의 단계들을 이용한다: 반드시 제거되어야 하는 모든 과잉 금속을 거의 제거하고, 검출된 종료점까지 계속 되는 제 1 단계가 있다. 그 다음으로 상기 금속 보다 유전체에 대해서 약 1.2배 내지 약 4배 더 높은 제거속도를 가지는 슬러리를 사용하는 CMP의 제 2 단계가 있다. 바람직하기로는, 상기 유전체 제거속도는 금속 보다 약 1.5 내지 2.5 배 더 높고, 가장 바람직하게는, 금속에 대해서 약 1.8 내지 약 2.3배 더 높은 것이다. 아래에 좀더 상세히 설명된 바와 같이, 연마의 상기 제 2 단계는 향상된 평탄화를 제공하고, 종래 기술 공정들에서 발견되는 상기 디싱 및 침식을 거의 감소시킨다.
다음으로, 본 발명을 첨부 도면들을 참조하여, 좀더 자세히 설명하지만, 본 발명의 일례를 나타낸, 본 명세서 및 청구항들에서 설명하는 본 발명의 범위를 제한하지는 않는다.
먼저, 도 1은, 유전체(예를 들면, TEOS와 같은 산화물)층(6), 그 위에 등각 장벽(예를 들면, 탄탈륨)층(4), 그 위에 형성된 상부 금속(예를 들면, 구리, 알루미늄, 은, 금 등)층(2)의 3층을 나타낸 것으로, 상기 다마신 공정에 의해 생성되는 반도체 웨이퍼 표면의 일부를 절단한 단순화된 개략 단면도를 나타낸 것이다. 이 예시적인 시작 구조는, 본 발명을 설명하고, 상기 1 단계 종래 기술 CMP방법 및이를 대체하는 2 단계 종래 기술 CMP방법을 본 발명과 대조하기 위해 사용될 것이다.
도 2 는 1 단계 슬러리 공정을 사용하는 평탄화 후의 상기 동일한 웨이퍼 단면을 나타낸 것이다. 이 도면에는, 여전히 제거되어야 하는 상기 장벽층(4)위에 덮힌 금속(2)의 잔류 박막층이 존재한다. 유전체보다 금속에 선택적인 슬러리를 사용하여 상기 1 단계 공정에서 더 연마하면, 도 3 에 도시한 구조가 된다. 이로부터 알 수 있는 바와 같이, 우선적인 금속 제거는 상기 유전체 내의 트렌치들 내에 형성되는 리세스된 금속 플러그들(즉, 디싱)을 만든다.
도 2 및 도 3을 참조하여 설명한 종래 기술의 1 단계 공정을 대체하는 공정으로서, 예를 들면 유전체 보다 금속에 대해서 약 20 배 더 큰 금속 제거속도를 가지는 금속에 대해서 더 큰 제거비를 가지는 슬러리를 상기 제 1 단계에서 사용하는 종래 기술 2 단계 공정이 또한 존재한다. 도 1 에 도시한 상기 금속의 대부분을 제거하여 도 4a 에 도시한 구조를 달성하려는 상기 제 1 연마 단계를 중지하기 위해, 종료점을 먼저 선택하여야 한다. 상기 표면은 여전히 거의 연속적인 금속층이므로, 도 1 의 구조로부터 도 4a 의 구조까지 연마할 때 종료점 검출은 불가능할 수도 있다. 그럼에도, 경험에 근거하여, 얇은 금속층이 달성되도록 연마시간을 선택할 수 있다. 그 때, 세척하여 상기 제 1 슬러리를 제거한 후, 1:1:1 의 선택비를 가지는 제 2 슬러리로 연마를 계속하여, 도 4b에 도시한 구조를 제조할 수 있다. 그러나, 그러한 구조의 제조는 연마되는 상기 반도체 웨이퍼 표면 내의 상기 구성물들 사이에 정확한 1:1:1 의 선택비를 요구한다. 이 비들은 상기 공정 및 상기 웨이퍼 표면 상의 상세한 패턴들에 대하여 안정적이어야 한다. 통상적으로, 이러한 안정성의 달성은 현실에서 흔하지 않다.
본 발명에 따른 공정은 현실적인 문제로서 더욱더 유용하다. 본 발명에 따르면, 도 1에 도시한 상기 과잉 금속의 대부분은 제거하는 연마의 제 1 단계 후, 도 5a에 도시한 구조가 생성된다. 이 구조는 상기 금속(2)이 상기 유전체(6)의 트렌치에서 리세스되어 있다는 점에서 통상적인 디싱을 나타낸다. 또한, 금속 잔류물 (8)이 상기 장벽 표면 상에 남을 수도 있다. 바람직하게는, 이온화수로 세척하여, 연마 영역으로부터 제 1 슬러리를 거의 제거한 후, 금속 보다 상대적으로 유전체에 대해서 높은 선택비(제거속도)를 가지는 본 발명에 따르는 제 2 슬러리로 화학·기계적 연마가 계속된다. 그러므로, 예를 들면, 1:1:2(금속:장벽:유전체)의 선택비를 가지는 제 2 단계 슬러리는 도 5b에 도시한 목표 형성체를 생성한다. 이 도면에서, 상기 금속 잔류물(8) 및 상기 등각의 수평 장벽층(4)을 제거하고, 상기 유전체(6)를 상기 금속(2)과 같은 레벨로 연마하였다. 그러므로, 상기 웨이퍼 표면은 도 3의 종래 기술에 도시한 것 보다 더 평탄하다.
본 발명의 공정이 용이하게 검출가능한 종료점을 제공한다는 점에서, 본 발명의 공정은 도 4a 및 도 4b를 참조하여 기술한 상기 종래 기술 공정보다 또한 상당히 더 편리하다. 연마의 상기 제 1 단계는 거의 모든 과잉 금속이 제거될 때까지 수행되기 때문에, 종래 기술에 공지된 광학적 기술, 모터 전류 모니터링 기술 또는 온도 모니터링 기술들이 상기 종료점을 검출하기 위해 사용될 수도 있다. 이와 반대로, 도 4a의 종래 기술 방법의 제 1 단계의 종료시에 금속의 박막층이 남기 때문에, 종료점 검출이 어렵다. 종료점을 예측하기 위해 공정 시간을 이용할 수도 있으나, 이는 한 웨이퍼로부터 다음 웨이퍼까지의 상당한 균일성을 유지하는 것에 의존하므로, 크게 신뢰할 수 없다.
상술한 바와 같이, 본 발명의 공정은 용이하게 자동화되는 방법으로 향상된 평탄화를 제공하는데 있어 상기 종래 기술(도 3) 및 다른 가능한 2 단계 종래 기술들(도 4a 및 도 4b)에 비해 상당한 장점들을 제공한다.
또한, 본 발명에 따르면, 본 발명의 상기 2 단계 공정을 이용할 수 있도록 기존 CMP 장치를 변경할 수도 있다. 당업자는 요구되는 변경사항들을 본 발명의 상기 설명에 근거하여 쉽게 알 수 있다.
도면을 참조한 이상의 본 발명의 상술된 설명은, 바람직한 실시예들을 설명한 것으로, 본 명세서에 의해 결정되는 본 발명의 범위를 제한하는 것은 아니다.

Claims (14)

  1. 다마신 또는 이중 다마신 공정에 의해 생성되는 금속 회로를 포함하는 반도체 웨이퍼의 표면을 화학·기계적 평탄화하는 방법으로서,
    (i) 상기 금속 회로를 포함하는 상기 반도체 웨이퍼의 표면을 연마 패드 및 제 1 슬러리로 연마하는 단계;
    (ii) 상기 연마의 종료점을 검출하는 단계;
    (iii) 상기 반도체 웨이퍼의 상기 표면을 세척하는 단계; 및
    (iv) 상기 반도체 웨이퍼의 상기 표면을 금속보다 유전체에 대해서 더 큰 선택비를 가지는 제 2 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 연마 단계 (iv)는, 금속보다 유전체에 대해서 약 1.2 배 내지 약 4 배 더 큰 제거속도를 가지는 제 2 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 연마 단계 (iv)는, 금속보다 유전체에 대해서 약 1.5 배 내지 약 2.5 배 더 큰 제거속도를 가지는 제 2 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 연마 단계 (iv)는, 금속보다 유전체에 대해서 약 1.8 배 내지 약 2.3 배 더 큰 제거속도를 가지는 제 2 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  5. 제 1 항에 있어서,
    상기 금속 회로는 금속의 주성분으로서 구리, 은, 금 및 알루미늄으로 구성되는 군으로부터 선택된 금속을 함유하는 금속 화합물을 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  6. 제 1 항에 있어서,
    상기 금속 회로는 구리, 은, 금 및 알루미늄으로 구성되는 상기 군으로부터 선택되는 금속을 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  7. 다마신 또는 이중 다마신 공정에 의해 형성되는 금속 회로를 포함하는 반도체 웨이퍼의 표면을 화학·기계적 연마하는 방법으로서,
    (i) 상기 반도체 웨이퍼의 표면을 연마 패드와 제 1 슬러리로 연마하는 단계로서, 상기 웨이퍼 표면의 회로가 구리, 은, 금, 알루미늄 및 이들의 합금으로 구성되는 군으로부터 선택된 금속을 구비하는, 상기 연마 단계;
    (ii) 상기 연마의 종료점을 검출하고 제 2 단계의 연마를 위한 제 2 슬러리를 받도록 상기 웨이퍼 표면을 준비하는 단계; 및
    (iii) 금속보다 유전체에 대해서 약 1.2 배 내지 약 4 배 더 큰 제거속도를 가지는 상기 제 2 슬러리로 상기 웨이퍼 표면을 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  8. 제 7 항에 있어서,
    상기 제 2 슬러리로 연마하는 상기 단계는, 금속보다 유전체에 대해서 약 1.5 배 내지 약 2.5 배 더 큰 제거속도를 갖는 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  9. 제 7 항에 있어서,
    상기 제 2 슬러리로 연마하는 상기 단계는, 금속보다 유전체에 대해서 약 1.8 배 내지 약 2.3 배 더 큰 제거속도를 갖는 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  10. 다마신 또는 이중 다마신 공정에 의해 생성되는 금속 회로를 포함하는 반도체 웨이퍼의 표면을 화학·기계적 평탄화하는 방법으로서,
    (i) 상기 금속 회로를 포함하는 상기 웨이퍼 표면을 연마 패드 및 제 1 슬러리로 연마하는 단계;
    (ii) 상기 웨이퍼의 표면상의 금속층의 주요 부분이 제거되었을 때 상기 연마를 종료하는 단계;
    (iii) 상기 웨이퍼의 상기 연마된 표면을 세척하는 단계; 및
    (iv) 금속보다 유전체에 대해서 더 큰 제거속도를 가지는 제 2 슬러리로 상기 웨이퍼의 상기 세척된 표면을 연마함하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  11. 제 10 항에 있어서,
    상기 연마 단계 (iv)는, 금속보다 유전체에 대해서 약 1.2 배 내지 약 4 배 더 큰 제거속도를 가지는 제 2 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  12. 제 10 항에 있어서,
    상기 연마 단계 (iv)는, 금속보다 유전체에 대해서 약 1.5 배 내지 약 2.5 배 더 큰 제거속도를 갖는 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  13. 제 10 항에 있어서,
    상기 연마 단계 (iv)는, 금속보다 유전체에 대해서 약 1.8 배 내지 약 2.3배 더 큰 제거속도를 갖는 슬러리로 연마하는 단계를 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
  14. 제 10 항에 있어서,
    상기 금속 회로는 구리, 금, 은, 알루미늄 및 이들의 합금들로 구성되는 군으로부터 선택되는 금속을 구비하는 것을 특징으로 하는 화학·기계적 평탄화 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041599B1 (en) * 1999-12-21 2006-05-09 Applied Materials Inc. High through-put Cu CMP with significantly reduced erosion and dishing
US20020023715A1 (en) * 2000-05-26 2002-02-28 Norio Kimura Substrate polishing apparatus and substrate polishing mehod
US6609950B2 (en) * 2000-07-05 2003-08-26 Ebara Corporation Method for polishing a substrate
DE10053467A1 (de) * 2000-10-27 2002-05-16 Infineon Technologies Ag Verfahren zum Bilden von Kontakten in integrierten Schaltungen
KR20040000009A (ko) * 2002-06-19 2004-01-03 주식회사 하이닉스반도체 플라티늄-ｃｍｐ용 용액
US20040077295A1 (en) * 2002-08-05 2004-04-22 Hellring Stuart D. Process for reducing dishing and erosion during chemical mechanical planarization
US20040209066A1 (en) * 2003-04-17 2004-10-21 Swisher Robert G. Polishing pad with window for planarization
JP2004363524A (ja) * 2003-06-09 2004-12-24 Matsushita Electric Ind Co Ltd 埋め込み配線の形成方法および半導体装置
US20060089094A1 (en) * 2004-10-27 2006-04-27 Swisher Robert G Polyurethane urea polishing pad
US20060089095A1 (en) * 2004-10-27 2006-04-27 Swisher Robert G Polyurethane urea polishing pad
US20060089093A1 (en) * 2004-10-27 2006-04-27 Swisher Robert G Polyurethane urea polishing pad
US20080242106A1 (en) * 2007-03-29 2008-10-02 Anuj Sarveshwar Narain CHEMICAL MECHANICAL POLISHING METHOD AND APPARATUS FOR REDUCING MATERIAL RE-DEPOSITION DUE TO pH TRANSITIONS
US20110132868A1 (en) * 2009-12-03 2011-06-09 Tdk Corporation Polishing composition for polishing silver and alumina, and polishing method using the same
CN102615584A (zh) * 2011-01-31 2012-08-01 中芯国际集成电路制造(上海)有限公司 一种化学机械研磨的方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3735158A1 (de) 1987-10-16 1989-05-03 Wacker Chemitronic Verfahren zum schleierfreien polieren von halbleiterscheiben
US5244534A (en) * 1992-01-24 1993-09-14 Micron Technology, Inc. Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs
JPH07263537A (ja) * 1994-03-16 1995-10-13 Sony Corp トレンチ素子分離の形成方法
JPH08139060A (ja) * 1994-11-04 1996-05-31 Ricoh Co Ltd 半導体装置の製造方法及び化学的機械研磨装置
US5478436A (en) * 1994-12-27 1995-12-26 Motorola, Inc. Selective cleaning process for fabricating a semiconductor device
JP3557700B2 (ja) * 1995-03-24 2004-08-25 富士通株式会社 配線形成方法
JP2850803B2 (ja) 1995-08-01 1999-01-27 信越半導体株式会社 ウエーハ研磨方法
JP3230986B2 (ja) * 1995-11-13 2001-11-19 株式会社東芝 ポリッシング方法、半導体装置の製造方法及び半導体製造装置。
US5573633A (en) 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component
US5676587A (en) * 1995-12-06 1997-10-14 International Business Machines Corporation Selective polish process for titanium, titanium nitride, tantalum and tantalum nitride
EP1281476A3 (en) 1996-05-16 2003-08-13 Ebara Corporation Method for polishing workpieces and apparatus therefor
JP3076244B2 (ja) * 1996-06-04 2000-08-14 日本電気株式会社 多層配線の研磨方法
KR100241537B1 (ko) 1996-06-21 2000-02-01 김영환 반도체 소자의 층간 절연막 평탄화 방법
US5854140A (en) * 1996-12-13 1998-12-29 Siemens Aktiengesellschaft Method of making an aluminum contact
EP0848417B1 (en) 1996-12-13 2004-09-08 International Business Machines Corporation Improvements to the chemical-mechanical polishing of semiconductor wafers
US5801094A (en) 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
US5934980A (en) * 1997-06-09 1999-08-10 Micron Technology, Inc. Method of chemical mechanical polishing
US6001730A (en) * 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
GB2326523B (en) * 1997-11-24 1999-11-17 United Microelectronics Corp Chemical mechanical polishing methods using low ph slurry mixtures
US6004188A (en) * 1998-09-10 1999-12-21 Chartered Semiconductor Manufacturing Ltd. Method for forming copper damascene structures by using a dual CMP barrier layer
US6083840A (en) * 1998-11-25 2000-07-04 Arch Specialty Chemicals, Inc. Slurry compositions and method for the chemical-mechanical polishing of copper and copper alloys

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