KR20080022872A - 반도체 소자의 구리 금속배선 형성 방법 - Google Patents

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Abstract

구리 다마신 공정을 이용한 반도체 소자의 구리 금속배선 형성 방법이 개시된다. 본 방법은, (a) 반도체 기판 위에 층간 절연막을 형성하는 단계와, (b) 층간 절연막을 식각하여 트렌치를 형성하는 단계와, (c) 트렌치를 매립하도록 상기 층간 절연막 위에 구리 금속층을 형성하는 단계와, (d) 층간 절연막 상부의 구리 금속층의 일부를 화학적 기계적 연마 공정(CMP)을 통해 제거하여 상기 트렌치 내부에 구리 금속배선을 형성하는 단계로 진행된다. 여기서, (c) 단계에서 형성되는 상기 구리 금속층의 두께는 트렌치 깊이의 1.5배 내지 3배인 것이 바람직하다.
구리, 다마신

Description

반도체 소자의 구리 금속배선 형성 방법{METHOD FOR FORMING COPPER METAL LINE IN SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 구리 금속배선 형성을 위한 다마신 공정에서 구리도금층의 화학적 기계적 연마공정에 대한 공정흐름도이다.
도 2는 종래의 CMP 공정에 따라 제조된 구리 금속배선의 표면저항을 측정한 결과를 나타낸 그래프이다.
도 3은 본 발명에 따른 방법에 의하여 구리도금 및 어닐링 공정이 완료된 후에 프로파일을 측정한 결과이다.
도 4는 베리어 CMP 이후에 측정한 프로파일을 나타낸 그래프이다.
도 5는 구리도금층의 두께에 따른 순수 공정 시간의 변화를 나타낸 그래프이다.
도 6은 구리도금층의 두께에 따른 전체 공정 시간의 변화를 나타낸 그래프이다.
도 7a 및 도 7b는 반도체 소자를 완성한 이후에 제1 금속배선 및 제2 금속배선의 표면저항을 측정한 결과이다.
도 8a 및 8b는 각각 제2 금속배선과 층간 절연막 사이 및 제3 금속배선과 층간 절연막 사이의 정전용량을 측정하여 나타낸 누적 그래프이다.
도 9는 ANOVA 분석 결과를 나타낸 그래프이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 반도체 소자의 구리 금속배선 형성 방법에 관한 것이다.
현재, 임계치수(Critical Dimension)가 0.13㎛ 이하인 반도체 소자의 제조 기술을 적용한 ULSI(Ultra Large Scale Integration)의 금속 배선 공정에는 구리를 이용한 다마신(Damascene) 공정이 적용되고 있다. 구리는 알루미늄보다 비저항이 낮고, EM(Electromigration) 또는 SM(Stressmigration) 특성이 뛰어다는 장점을 갖고 있으나, 증착(deposition)이 용이하지 않고, 식각 특성이 좋지 않아 기존의 금속 증착 및 식각법으로는 금속 배선을 형성하기 곤란하다. 대신에, 절연막에 미리 배선이 될 부분에 대하여 사진 및 식각 공정을 진행하고, 전기화학도금(Electro chemical plating; ECP)을 이용하여 금속공정을 실시하는 다마신(damascene) 공정을 이용한다. 여기서, ECP를 이용하여 형성된 구리층을 형성한 후에 불필요한 부분의 구리층을 화학적 기계적 연마 공정(Chemical Mechanical Polishing)을 적용하여 제거한다.
일반적으로, 구리 CMP 공정은 다음과 같이 진행된다. 즉, 슬러리(slurry) 내에 포함된 여러 가지 화학 성분과 접촉한 구리층의 표면은 엑천트(etchant)에 의하여 직접 이온화되어 제거되고, 동시에 산화제(oxidizer)와 결합하여 구리 산화물 을 형성한 뒤, 슬러리 내의 연마입자에 의해 기계적으로도 제거된다. 이때, 구리 산화물은 엑천트와 구리가 직접 접촉하여 화학적으로 식각되는 것을 방지하는 역할을 한다. 따라서, 토폴로지(topology)를 갖고 있는 웨이퍼의 연마시, 기계적 연마 작용이 일어나지 않는 부분은 상대적으로 연마율이 감소하여 디싱(dishing)이나 부식(erosion)을 방지하는 역할을 한다. 연마 입자에 의하여 기계적으로 제거된 금속 산화물은 슬러리 내에 포함되어 있는 복합제(complexing agent)에 의해 용해되어 슬러리와 함께 배출된다.
한편, 구리 도금층의 두께가 크면 그만큼 CMP 공정 시간이 증가하기 때문에 반도체 소자의 전체 공정의 생산성이 저하된다. 그러나, 구리 도금층이 너무 얇으면 디싱 또는 부식으로 인한 문제가 야기되므로 바람직하지 않다. 따라서, 전체 공정 시간을 줄이면서도, 디싱 또는 부식으로 인한 문제를 방지할 수 있는 적절한 두께를 선택하는 것이 바람직하다. 더구나, 최적의 두리 도금층 두께를 선택하기 위해서는 표면저항(Sheet Resistance; Rs) 및 Rc(기생 용량) 등의 소자의 전기적 특성을 고려하여야 한다.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, Rs 및 Rc 등의 반도체 소자의 전기적 특성을 저해하지 않고 또한 디싱, 부식 등을 방지하면서도 전체 공정 시간을 단축시킬 수 있는 구리 금속배선의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 구리 다마신 공정을 이용한 반도체 소자의 구리 금속배선 형성 방법은, (a) 반도체 기판 위에 층간 절연막을 형성하는 단계와, (b) 층간 절연막을 식각하여 트렌치를 형성하는 단계와, (c) 트렌치를 매립하도록 상기 층간 절연막 위에 구리 금속층을 형성하는 단계와, (d) 층간 절연막 상부의 구리 금속층의 일부를 화학적 기계적 연마 공정(CMP)을 통해 제거하여 상기 트렌치 내부에 구리 금속배선을 형성하는 단계로 진행된다.
여기서, 구리 CMP 공정은 전기화학도금에 의해 형성된 여분의 구리층을 제거하는 구리 벌크 CMP 단계와, 구리 금속배선을 트렌치 내부에 형성할 때 구리의 확산을 방지하고 아울러 층간 절연막에 포함된 불순물이 구리 배선에 침투하는 것을 방지하기 위하여 추가로 형성하는 장벽 금속층 및 층간 절연막의 일부를 제거하는 베리어 CMP 단계로 구성될 수 있다. 구리 벌트 CMP에서는 두껍게 증착된 구리층을 빠른 속도로 제거하고, 장벽 금속층이 드러나면 연마 공정이 정지되어야 하므로 높은 선택율을 가진 연마용 슬러리가 사용되고, 베리어 CMP에서는 세 가지 물질(즉, 구리, 장벽 금속막으로서의 Ta/TaN 막, p-SiH4)을 동시에 제거하는 것이 중요하므로, 낮은 선택율을 가진 슬러리가 사용된다. 이러한 구리 CMP는 2-플레튼(platen) 장비를 사용하는 경우와 3-플레튼(platen) 장비를 사용하는 경우로 분류될 수 있다. 도 1에는 각각의 경우에 대한 공정 흐름도를 나타내었다. 여기서, 도면부호 10 및 12는 제1 및 제2 층간 절연막을 나타내고, 20은 하부 금속배선을 나타내며, 22는 트렌치에 매립된 상부 금속배선을 나타내고, 22a는 층간 절연막(12) 위에 형 성된 여분의 구리 도금층을 나타내며, 24는 장벽 금속층을 나타내고, 30은 층간 절연막(12) 위에 선택적으로 형성될 수 있는 캐핑 절연막을 나타낸다.
2-플레튼 장비를 사용하는 경우에는, 벌크 CMP 및 베리어 CMP 모두 알칼리 슬러리를 시용하고, 고압(250~300g/㎠) 및 고속(~100rpm)의 가공 조건으로 벌크 CMP를 진행한 뒤, 고압(400g/㎠) 및 저속(~30rpm)으로 베리어 CMP를 실시한다. 이 경우, 벌크 CMP용 슬러리는 연마율이 10000Å/min이상으로 매우 높고, 구리에 대한 베리어 연마율의 선택비가 약 300 : 1 이상으로 높은 반면에, 벌크 CMP에서 나타나는 특성인 디싱 및 부식(erosion)은 매우 낮은 특징을 가지고 있다. 따라서, 베리어 CMP는 선택율이 거의 없는 슬러리(예컨대, Cu : Ta : Ox = 0.9 : 0.6 : 1.0)를 사용함으로써 벌크 CMP에서 발생하는 디싱 및 부식을 악화시키지 않고, 일정하게 유지할 수 있다.
한편, 3-플레튼 장비를 사용하는 경우에는, 벌크 CMP를 2단계로 나누어 실시하게 된다. 첫번째 벌크 CMP 단계에서는 산성 혹은 중성 슬러리를 사용하여 고압(~210g/㎠) 및 고속(~120rpm)으로 구리 도금층 두께의 70~90%를 제거한 뒤, 두번째 단계에서 웨이퍼에 인가하는 압력을 ~100g/㎠으로 낮추어 종료점 검출기(end point detection)을 이용하여 여분의 구리층을 제거한다. 이 후, 베리어 CMP를 실시한다. 이 경우, 벌크 CMP 슬러리는 연마율이 8000~9000Å/min 정도로 낮고, 선택비 또한 낮다. 반면, 디싱과 부식은 약 800Å 정도로 크게 나타나게 되므로, CMP 공정 마진이 작다. 디싱과 부식 특성을 개선하기 위해서, 베리어 CMP에 사용하는 슬러리는 구리의 제거율보다 금속 장벽층 및 절연막(캐핑 절연막 또는 층간 절연막)의 연마율이 높은 것을 사용한다.
소자의 특성이나 CMP 장비 및 슬러리의 적합성에 따라서 2-플레튼 또는 3-플레튼 장비를 이용할 수 있다. 그러나, 각 장비에 적합하지 않은 슬러리와 장비를 사용하더라도, 공정 조건을 최적화하면 소자의 특성(Rs, Rc 등)을 만족시키는 CMP 결과를 얻을 수 있다. 예를 들어, 3-플레튼 장비에 최적화 된 슬러리를 사용하여 2-플레튼 장비에서 CMP를 진행하여도 소자의 스펙(specification)을 만족하는 Rs 값을 얻을 수 있다. 그러나, 도 2에서 알 수 있듯이, 2-플레튼 장비에 적합한 슬러리를 이용한 경우의 Rs(표면저항, Sheet Resistance) 균일도(uniformity)가 양호한 반면, 그렇지 않은 경우는 Rs의 균일도가 좋지 않은 것을 알 수 있다.
본 발명에서는 배선 공정 진행시 구리 도금층의 두께를 트렌치 깊이의 1.5배 내지 3배인 6000Å ~ 10000Å의 범위로 제한한다. 본 발명에서 사용한 CMP 공정 조건은 아래 표 1과 같다.
Figure 112006064967068-PAT00001
구리층의 전기화학도금, 구리 벌크 CMP 및 베리어 CMP를 진행한 후 각 단계에서의 프로파일을 측정하여 각 단위 공정에서의 토폴로지 변화를 관찰하였고, 소자가 최종적으로 집적화된 웨이퍼의 Rs, Rc값과 수율을 측정하여 비교하였다.
도 3은 구리 도금 및 어닐링(annealing)이 완료된 후 프로파일을 측정한 결과이다. 구리도금층의 두께와는 트렌치 프로파일을 반영한 스텝 높이(step height)가 측정되었고 폭이 넓은 패턴(ECP-Wide)과 폭이 좁고 조밀한 패턴(ECP-Dense) 사이의 차이는 변동은 관찰되지 않았다. 웨이퍼의 중앙부와 가장자리 사이의 변동은 약 300Å정도로 중앙부보다 가장자리부의 스텝 높이가 낮은 것을 확인하였다. 중앙부와 가장자리부 사이에 차이가 발생하는 것은 전기화학도금의 특성상 웨이퍼의 중앙부보다는 가장자리부에 전류가 많이 인가되기 때문으로 판단된다.
도 4는 베리어 CMP 후에 측정한 프로파일을 나타낸 것이다. 베리어 CMP 후의 프로파일에서는 디싱과 부식 특성이 구리도금층 두께에 따라 달리 나타나는 것을 확인할 수 있었다. 즉, 10000Å(POR)일 때의 디싱 및 부식 특성이 250~300Å으로 가장 양호하고, 두께가 낮은 조건일수록 디싱 및 부식량이 300~470Å 수준으로 증가함을 확인할 수 있었다. 그러나, 임계치수가 0.13㎛ 이하인 소자의 경우 디싱 및 부식량이 500Å이하이어야 하므로, 구리도금층의 두께가 6000Å 이상이어 함을 알 수 있다.
한편, 구리도금층의 두께에 따라 전기화학도금 시간은 약 10~22% 가량 감소시킬 수 있고, CMP의 공정 시간(process time)은 막질에 따라 차이는 있지만 30~12%의 시간 감소의 효과가 있다. 이를 바탕으로, 각 공정에서 웨이퍼 로딩, 언로딩, 이송 및 세정 시간을 포함하여 전체 공정 시간 절감 효과를 계산해 보면, 전기화학도금 공정은 7~13%, CMP는 5~13% 감소시킬 수 있음을 확인할 수 있다. 따라서, 구리도금층의 두께 감소로 인한 소자 특성에의 영향이 없다면, 쓰루풋 향상을 위하여 구리도금층의 두께를 감소시키는 것이 유리하다. 도 5 및 도 6에는 구리도금층 두께에 따른 순수 공정 시간(net process time) 및 전체 공정 시간의 차이를 나타내었다. 도 5 및 6을 참조하면, 공정 시간 측면에서 볼 때 본 발명에 따른 조건으로 구리도금층을 형성하는 것이 쓰루풋(throughput) 향상에 도움이 됨을 알 수 있다.
다음은 Rs 및 Rc 값을 측정한 결과이다. 도 7a 및 7b에는 각각 제1 금속배선(M1) 및 제2 금속배선(M2)에 대한 표면저항(Rs)를 측정하여 누적 그래프로 나타낸 것이다(6k, 8k 및 10k는 구리도금층의 두께를 의미함). 또한, 도 8a 및 8b는 각각 제2 금속배선과 층간 절연막 사이 및 제3 금속배선과 층간 절연막 사이의 정전용량을 측정하여 누적 그래프로 나타낸 것이다. 여기서, 구리도금층의 두께가 각각 10000Å, 6000Å, 8000Å인 경우에 대하여 웨이퍼의 Rs 및 Rc 체인값(chain value)을 측정한 결과에서, 측정 표준 CD(Critical Dimension) 및 넓은 패턴에서의 Rs 값이 설계규칙에서 요구하는 수준을 만족함을 확인할 수 있다. 또한, 수율 측정 결과(도 9 참조)에서, 본 발명에 따른 구리도금층 범위내에서는 60% 이상을 나타내었고, 구리도금층 두께 차이에 따른 수율 차이는 최대 6% 였고, ANOVA 분석 결과 p값이 0.628이었다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
본 발명에 따르면, 다마신 공정을 이용한 구리 금속배선 형성시 구리도금층의 두께를 제한된 범위내로 유지함으로써 전체 공정 시간을 단축시킬 수 있으며, 아울러 설계규칙에서 요구하는 Rs, Rc 및 수율을 유지하면서도 디싱 또는 부식 현상을 방지할 수 있다.

Claims (2)

  1. 다마신 공정을 이용한 반도체 소자의 구리 금속배선 형성 방법으로서,
    (a) 반도체 기판 위에 층간 절연막을 형성하는 단계와,
    (b) 상기 층간 절연막을 식각하여 트렌치를 형성하는 단계와,
    (c) 상기 트렌치를 매립하도록 상기 층간 절연막 위에 구리 금속층을 형성하는 단계와,
    (d) 상기 층간 절연막 상부의 상기 구리 금속층을 화학적 기계적 연마 공정을 통해 제거하여 상기 트렌치 내부에 구리 금속배선을 형성하는 단계를 포함하고,
    상기 (c) 단계에서 형성되는 상기 구리 금속층의 두께는 상기 트렌치의 깊이의 1.5배 내지 3배인 것을 특징으로 하는 구리 금속배선 형성 방법.
  2. 제1항에서,
    상기 (c) 단계에서 형성되는 상기 구리 금속층의 두께는 6,000Å ~ 10,000Å인 것을 특징으로 하는 구리 금속배선 형성 방법.
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