KR100241537B1 - 반도체 소자의 층간 절연막 평탄화 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 층간 절연막 평탄화 방법에 관한 것으로, 화학적 기계적 연마 장치를 이용한 층간 절연막 평탄화 공정시 발생되는 평탄도 차이를 감소시키기 위하여 화학적 기계적 연마 장치의 각 부분에 가해지는 힘을 각기 다르게 조절하며 두 단계의 연마 공정을 실시하므로써 층간 절연막의 균일한 평탄화를 이룰 수 있다. 그러므로 후속 공정을 용이하게 진행할 수 있으며 소자의 수율이 향상될 수 있는 반도체 소자의 층간 절연막 평탄화 방법에 관한 것이다.

Description

반도체 소자의 층간 절연막 평탄화 방법
제1도는 일반적인 화학적 기계적 연마 장치의 구조도.
제2도는 종래 반도체 소자의 층간 절연막 평탄화 방법에 의해 평탄화된 웨이퍼 표면의 상태를 설명하기 위한 그래프도.
제3도는 본 발명에 따른 반도체 소자의 층간 절연막 평탄화 방법에 의해 평탄화된 웨이퍼 표면의 상태를 설명하기 위한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
1 : 플래튼 축 2 : 플래튼
3 : 연마 패드 4 : 연마제
5 : 웨이퍼 6 : 케리어
7 : 케리어 축
본 발명은 반도체 소자의 층간 절연막 평탄화 방법에 관한 것으로, 특히 화학적 기계적 연마(Chemical Mechanical Polishing) 장치를 이용한 반도체 소자의 층간 절연막 평탄화 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 도전층은 다중 구조로 형성된다. 그러므로 도전층간의 전기적 절연 및 평탄화는 필수적이며, 이를 위하여 BPSG(Boro-phospho Silicate Glass), SOG(Spin-On-Glass)등과 같이 평탄성이 양호한 절연 물질을 이용하여 층간 절연막을 형성한다. 그러나 반도체 소자가 고집적화됨에 따라 도전층 패턴의 폭은 감소되며 층간 절연막의 두께는 증가되기 때문에 표면의 단차는 더욱 심화되고, 따라서 전체적인 평탄화 불량으로 후속 공정의 진행이 어려워 진다.
이에 따라 근래에는 층간 절연막을 형성한 후 화학적 기계적 연마 장치를 이용하여 층간 절연막의 표면을 평탄화시키는데, 그러면 일반적으로 사용되는 화학적 기계적 연마 장치를 제1도를 통해 설명하면 다음과 같다.
제1도는 일반적인 화학적 기계적 연마 장치의 구조도로서, 플래튼(Platen) 축(1)의 회전 운동에 의해 수평으로 회전하는 플래튼(2)상에 연마 패드(3)가 형성되고, 상기 플래튼(2) 상부에는 종단부에 웨이퍼(5)가 고정되며 케리어 축(7)의 회전 운동에 의해 수평으로 회전되는 케리어(6)가 설치된다. 또한 상기 웨이퍼(5)의 후면에는 상기 웨이퍼(5)와 상기 연마 패드(3)의 균일한 밀착을 위하여 상기 케리어(6)의 내부를 통해 가스가 공급되며, 상기 연마 패드(3)상에는 연마제(4)가 공급되도록 구성된다. 그러면 상기 화학적 기계적 연마 장치를 이용한 종래 반도체 소자의 층간 절연막 평탄화 방법을 설명하기로 한다.
종래에는 층간 절연막이 형성된 웨이퍼(5)를 상기 케리어(6)의 종단부에 고정시킨 후 상기 케리어 축(7)이 상기 케리어(6)를 눌러 상기 웨이퍼(5)와 상기 연마 패드(3)가 밀착되도록 한다. 그리고 상기 연마 패드(3)상에 연마제(4)를 공급하며 상기 플래튼(20 및 상기 케리어(6)를 회전시킨다. 이때 상기 플래튼(2)은 26 내지 30 RPM(Round Per Minute)의 속도로 회전되도록 하며, 상기 케리어(6)는 28내지 34 RPM의 속도로 회전되도록 하되, 상기 케리어 축(7)이 상기 케리어(6)를 누르는 힘이 5 내지 9 PSI가 되도록 하고, 상기 웨이퍼(5)가 상기 연마 패드(3)에 완전히 밀착되도록 하기 위해 상기 케리어(6)의 내부를 통해 상기 웨이퍼(5)의 후면에는 0.5 내지 1PSI 압력의 질소(N2)와 같은 가스가 공급되도록 한다. 그러면 상기 웨이퍼(5)상에 형성된 층간 절연막은 상기 연마제(4)와 반응을 하며 상기 연마제(4)와 반응된 상기 층간 절연막은 상기 연마 패드(3)에 의해 평탄하게 연마된다.
상기와 같은 화학적 기계적 연마 장치를 이용하는 경우 상기 연마 제(4)의 공급량 및 상기 화학적 기계적 연마 장치의 각 부분에 가해지는 힘에 의해 연마 정도가 결정된다. 그러나 상기의 방법에 의하면 제2도에 도시된 바와 같이 상기 층간 절연막이 형성된 웨이퍼의 중앙부와 가장자리부의 평탄도 차이가 발생되는데, 이는 상기 웨이퍼(5)의 중앙부와 가장자리부가 다르게 연마되기 때문에 나타나는 현상이다.
따라서 본 발명은 화학적 기계적 연마 장치의 각 부분에 가해지는 힘을 각기 다르게 조절하며 두 단계의 연마 공정을 실시하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 층간 절연막 평탄화 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 플래튼 축의 회전 운동에 의해 수평으로 회전하는 플래튼과, 상기 플래튼상에 형성된 연마 패드와, 상기 플래튼 상부에 설치되며 종단부에 웨이퍼가 고정되고 케리어 축의 회전 운동에 의해 수평으로 회전되는 케리어로 이루어지되, 상기 웨이퍼의 후면에는 상기 케리어의 내부를 통해 상기 웨이퍼가 상기 연마 패드에 균일하게 밀착되도록 하기 위한 가스가 공급되며, 상기 연마 패드상에는 연마제가 공급되도록 화학적 기계적 연마 장치를 이용한 반도체 소자의 층간 절연막 평탄화 방법에 있어서, 층간 절연막이 형성된 웨이퍼를 상기 케리어의 종단부에 고정시킨 후 상기 케리어 축이 상기 케리어를 눌러 상기 웨이퍼와 상기 연마 패드가 밀착되도록 하고 상기 연마 패드상에 연마제를 공급하며 상기 플래튼 및 상기 케리어를 회전시키는 제1단계 연마 공정과, 상기 제1단계 연마 공정으로부터 상기 연마 패드상에 상기 연마제를 계속적으로 공급하며 상기 플래튼 및 상기 케리어를 회전시키되, 상기 케리어 축이 상기 케리어를 누르는 힘을 감소시키고 상기 플래튼 및 상기 케리어의 회전 속도를 증가시키는 제2단계 연마 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명은 상기 제1도에 도시된 바와 같이 구성된 화학적 기계적 연마 장치를 이용하되, 종래 반도체 소자의 층간 절연막 평탄화 방법을 이용하는 경우 발생되는 웨이퍼의 중앙부와 가장자리부의 평탄도 차이를 제거하기 위하여 두 단계의 공정을 실시하는 것이다.
즉, 첫번째 단계로서, 층간 절연막이 형성된 웨이퍼(5)를 상기 케리어(6)의 종단부에 고정시킨 후 상기 케리어 축(7)이 상기 케리어(6)를 눌러 상기 웨이퍼(5)와 상기 연마 패드(3)가 밀착되도록 한다. 그리고 상기 연마 패드(3)상에 연마제(4)를 공급하며 상기 플래튼(2) 및 상기 케리어(6)를 회전시킨다. 이때 상기 플래튼(2)은 26 내지 30 RPM의 속도로 회전되도록 하되, 상기 케리어 축(7)이 상기 케리어(6)는 28 내지 34 RPM의 속도로 회전되도록 하되, 상기 케리어 축(7)이 상기 케리어(6)를 누르는 힘이 5 내지 9 PSI가 되도록 하고, 상기 웨이퍼(5)가 상기 연마 패드(3)에 완전히 밀착되도록 하기 위해 상기 케리어(6)의 내부를 통해 상기 웨이퍼(5)의 후면에는 0.5 내지 1 PSI 압력의 질소(N2)와 같은 가스가 공급되도록 한다.
그리고 두번째 단계로서, 상기 연마 패드(3)상에 상기 연마제(4)를 계속적으로 공급하며 상기 플래튼(2) 및 상기 케리어(6)를 회전시키되, 이때 상기 플래튼(2)은 28 내지 32 RPM의 속도로 회전되도록 하며, 상기 케리어(6)는 64 내지 94 RPM의 속도로 회전되도록 한다. 그리고 상기 케리어 축(7)이 상기 케리어(6)를 누르는 힘이 1 내지 4 PSI가 되도록 하며 상기 케리어(6)의 내부를 통해 상기 웨이퍼(5)의 후면으로 공급되는 가스를 차단시켜 상기 케리어(6)의 내부가 진공 상태가 되도록 한다. 여기서 상기 두번째 공정은 상기 첫번째 공정을 실시한 후 시간 지연을 두지 않고 계속적으로 실시한다.
상기와 같은 방법을 이용하는 경우 상기 첫번째 단계의 연마 공정에 의해 상기 층간 절연막의 평탄화 상태가 불량하더라도, 상기 두번째 단계의 연마 공정에 의해 제3도에 도시된 바와 같이 상기 층간 절연막이 형성된 웨이퍼(5) 표면의 평탄도가 균일해진다.
상술한 바와 같이 본 발명에 의하면 화학적 기계적 연마 장치의 각부분에 가해지는 힘을 각기 다르게 조절하며 두 단계의 연마 공정을 실시하므로써 층간 절연막의 균일한 평탄화를 이룰 수 있다. 그러므로 후속 공정을 용이하게 진행할 수 있으며 소자의 수율이 향상될 수 있는 탁월한 효과가 있다.

Claims (11)

  1. 플래튼 축의 회전 운동에 의해 수평으로 회전하는 플래튼과, 상기 플래튼상에 형성된 연마 패드와, 상기 플래튼 상부에 설치되며 종단부에 웨이퍼가 고정되고 케리어 축의 회전 운동에 의해 수평으로 회전되는 케리어로 이루어지되, 상기 웨이퍼의 후면에는 상기 케리어의 내부를 통해 상기 웨이퍼가 상기 연마 패드에 균일하게 밀착되도록 하기 위한 가스가 공급되며, 상기 연마 패드상에는 연마제가 공급되도록 구성된 화학적 기계적 연마 장치를 이용한 반도체 소자의 층간 절연막 평탄화 방법에 있어서, 층간 절연막이 형성된 웨이퍼를 상기 케리어의 종단부에 고정시킨 후 상기 케리어 축이 상기 케리어를 눌러 상기 웨이퍼와 상기 연마 패드가 밀착되도록 하고 상기 연마 패드상에 연마제를 공급하며 상기 플래튼 및 상기 케리어를 회전시키는 제1단계 연마 공정과, 상기 제1단계 연마 공정으로부터 상기 연마 패드상에 상기 연마제를 계속적으로 공급하며 상기 플래튼 및 상기 케리어를 회전시키되, 상기 케리어 축이 상기 케리어를 누르는 힘을 감소시키고 상기 플래튼 및 상기 케리어의 회전 속도를 증가시키는 제2단계 연마 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  2. 제1항에 있어서, 상기 제1단계 연마 공정에서 상기 케리어 축이 상기 케리어를 누르는 힘은 5 내지 9 PSI인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  3. 제1항에 있어서, 상기 제1단계 연마 공정에서 상기 웨이퍼의 후면에는 상기 케리어의 내부를 통해 0.5 내지 1 PSI 압력의 가스가 공급되는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  4. 제3항에 있어서, 상기 가스는 질소(N2)인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  5. 제1항에 있어서, 상기 제1단계 연마 공정에서 상기 플래튼의 회전 속도는 26 내지 30 RPM인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  6. 제1항에 있어서, 상기 제1단계 연마 공정에서 상기 케리어의 회전 속도는 28 내지 34 RPM인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  7. 제1항에 있어서, 상기 제2단계 연마 공정에서 상기 케리어 축이 상기 케리어를 누르는 힘은 1 내지 4 PSI인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  8. 제1항에 있어서, 상기 제2단계 연마 공정에서 상기 웨이퍼의 후면에는 상기 케리어의 내부를 통해 가스가 공급되지 않도록 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  9. 제1항에 있어서, 상기 제2단계 연마 공정에서 상기 플래튼의 회전 속도는 28 내지 32 RPM인 것을 특징으로 하는 반도체 소자의 층간 절연막 평탄화 방법.
  10. 제1항에 있어서, 상기 제2단게 연마 공정에서 상기 케리어의 회전 속도는 64 내지 94 RPM인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  11. 제1항에 있어서, 상기 제1단계 연마 공정 및 제2단계 연마 공정은 계속적으로 실시되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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GB9712516A GB2314455B (en) 1996-06-21 1997-06-16 Method of planarizing an insulated layer in a semicondutor device
US08/877,635 US5853604A (en) 1996-06-21 1997-06-19 Method of planarizing an insulating layer in a semiconductor device
JP9162197A JP2980868B2 (ja) 1996-06-21 1997-06-19 半導体素子の絶縁膜平坦化方法
DE19726307A DE19726307B4 (de) 1996-06-21 1997-06-20 Verfahren zur Glättung der Isolierschicht eines Halbleiterbauelementes

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010064394A (ko) * 1999-12-29 2001-07-09 박종섭 화학기계적 연마 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187286A (ja) * 1997-09-05 1999-03-30 Lsi Logic Corp 半導体ウエハの二段階式化学的機械的研磨方法及び装置
US6113465A (en) * 1998-06-16 2000-09-05 Speedfam-Ipec Corporation Method and apparatus for improving die planarity and global uniformity of semiconductor wafers in a chemical mechanical polishing context
SG96263A1 (en) * 1998-09-25 2003-05-23 Tdk Corp Method for processing slider
US6555466B1 (en) 1999-03-29 2003-04-29 Speedfam Corporation Two-step chemical-mechanical planarization for damascene structures on semiconductor wafers
KR20010039590A (ko) * 1999-04-29 2001-05-15 마에다 시게루 작업대상물을 폴리싱하는 방법 및 장치
US6410440B1 (en) * 1999-05-05 2002-06-25 Vlsi Technology, Inc. Method and apparatus for a gaseous environment providing improved control of CMP process
US6503767B2 (en) * 2000-12-19 2003-01-07 Speedfam-Ipec Corporation Process for monitoring a process, planarizing a surface, and for quantifying the results of a planarization process
US6790768B2 (en) 2001-07-11 2004-09-14 Applied Materials Inc. Methods and apparatus for polishing substrates comprising conductive and dielectric materials with reduced topographical defects
US6613591B1 (en) * 2002-03-07 2003-09-02 Memc Electronic Materials, Inc. Method of estimating post-polishing waviness characteristics of a semiconductor wafer
JP5407748B2 (ja) * 2009-10-26 2014-02-05 株式会社Ｓｕｍｃｏ 半導体ウェーハの研磨方法
CN107052984A (zh) * 2017-06-14 2017-08-18 北京半导体专用设备研究所（中国电子科技集团公司第四十五研究所） 化学机械平坦化工艺中晶圆边缘区域平整度优化方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3691694A (en) * 1970-11-02 1972-09-19 Ibm Wafer polishing machine
US4680893A (en) * 1985-09-23 1987-07-21 Motorola, Inc. Apparatus for polishing semiconductor wafers
US5081421A (en) * 1990-05-01 1992-01-14 At&T Bell Laboratories In situ monitoring technique and apparatus for chemical/mechanical planarization endpoint detection
US5445996A (en) * 1992-05-26 1995-08-29 Kabushiki Kaisha Toshiba Method for planarizing a semiconductor device having a amorphous layer
US5585661A (en) * 1993-08-18 1996-12-17 Harris Corporation Sub-micron bonded SOI by trench planarization
JP2891068B2 (ja) * 1993-10-18 1999-05-17 信越半導体株式会社 ウエーハの研磨方法および研磨装置
JPH07221054A (ja) * 1994-01-31 1995-08-18 Sony Corp 研磨方法
US5536202A (en) * 1994-07-27 1996-07-16 Texas Instruments Incorporated Semiconductor substrate conditioning head having a plurality of geometries formed in a surface thereof for pad conditioning during chemical-mechanical polish
US5486265A (en) * 1995-02-06 1996-01-23 Advanced Micro Devices, Inc. Chemical-mechanical polishing of thin materials using a pulse polishing technique
US5643405A (en) * 1995-07-31 1997-07-01 Motorola, Inc. Method for polishing a semiconductor substrate
JP2850803B2 (ja) * 1995-08-01 1999-01-27 信越半導体株式会社 ウエーハ研磨方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010064394A (ko) * 1999-12-29 2001-07-09 박종섭 화학기계적 연마 방법

Also Published As

Publication number Publication date
JPH1055989A (ja) 1998-02-24
KR980005725A (ko) 1998-03-30
JP2980868B2 (ja) 1999-11-22
DE19726307B4 (de) 2005-07-28
GB2314455B (en) 2001-03-28
DE19726307A1 (de) 1998-01-02
GB2314455A (en) 1997-12-24
GB9712516D0 (en) 1997-08-20
US5853604A (en) 1998-12-29

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