JP2003517720A - 半導体ウェハ上のダマシン構造のための２ステップｃｍｐ - Google Patents
半導体ウェハ上のダマシン構造のための２ステップｃｍｐInfo
- Publication number
- JP2003517720A JP2003517720A JP2000608435A JP2000608435A JP2003517720A JP 2003517720 A JP2003517720 A JP 2003517720A JP 2000608435 A JP2000608435 A JP 2000608435A JP 2000608435 A JP2000608435 A JP 2000608435A JP 2003517720 A JP2003517720 A JP 2003517720A
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- metal
- slurry
- semiconductor wafer
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 235000012431 wafers Nutrition 0.000 title description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 77
- 239000002184 metal Substances 0.000 claims abstract description 77
- 238000005498 polishing Methods 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 55
- 239000002002 slurry Substances 0.000 claims abstract description 39
- 239000012212 insulator Substances 0.000 claims abstract description 29
- 239000000126 substance Substances 0.000 claims abstract description 13
- 230000009977 dual effect Effects 0.000 claims abstract description 12
- 230000008569 process Effects 0.000 claims description 27
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 150000002739 metals Chemical class 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 239000004332 silver Substances 0.000 claims description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- 238000007521 mechanical polishing technique Methods 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000003628 erosive effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- -1 barrier Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 241000460112 Murella Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
ケミカルメカニカル研磨技術を用いた、ダマシンおよびデュアルダマシン配線を有する半導体ウェハ表面の平坦度を改善する方法を提供する。この方法は、停止点がくるまで、余分の表面金属（２）を実質的に取り除く第１研磨工程を含む。リンスの後、金属よりも絶縁体（６）に対して高い選択性、好適には１．８から４倍、を有する第２スラリーを用いて、ケミカルメカニカル研磨の第２工程が実行される。この第２研磨工程は、本発明にしたがって、実質的にディッシングを解消し、平坦度を改善する。
Description
【０００１】
（発明の分野）
本発明は半導体の製造に関し、さらに詳細には、ダマシンおよび／またはデュ
アルダマシン回路構造を有するウェハに適用されるケミカル・メカニカル（Chem
ical Mechanical)半導体ウェハ研磨(Polishing）プロセスであって、効果的に「
ディッシング(dishing)」および侵食(erosion)を減少させて平坦度を改善するＣ
ＭＰプロセスに関する。
アルダマシン回路構造を有するウェハに適用されるケミカル・メカニカル（Chem
ical Mechanical)半導体ウェハ研磨(Polishing）プロセスであって、効果的に「
ディッシング(dishing)」および侵食(erosion)を減少させて平坦度を改善するＣ
ＭＰプロセスに関する。
【０００２】
（発明の背景）
シリコンウェハへの超大規模半導体回路は、その回路が超微細化されているた
めに、その製造プロセスにおいても非常な精密さが要求される。回路配線の幅は
、技術の進歩にともない継続的に細くなり、現在では0.18から100ミクロンのレ
ンジである。これらの回路はリソグラフィック技術を用いて製造されるため、微
細構造を実現するためには、非常に正確にグラウンド(ground）されたレンズが
必要となる。そのような精密な焦点合わせが必要とされる結果、レンズの被写界
深度(Depth of field)が浅くなり、画像はレンズからある特定の距離においてし
か正確に投影されなくなり、この特定の距離から少しでもずれると、だんだんと
焦点の合っていない、ぼやけた画像になる。 したがって、焦点ずれによる画像の「ぼけ」を防止するためには、画像が投影
される表面は可能な限り平坦でなければならない。平坦度を維持できない場合、
表面に追加の層が形成されて、廃棄されるべき、欠陥を持つ半導体の比率が増え
るなどの問題を生じさせる。
めに、その製造プロセスにおいても非常な精密さが要求される。回路配線の幅は
、技術の進歩にともない継続的に細くなり、現在では0.18から100ミクロンのレ
ンジである。これらの回路はリソグラフィック技術を用いて製造されるため、微
細構造を実現するためには、非常に正確にグラウンド(ground）されたレンズが
必要となる。そのような精密な焦点合わせが必要とされる結果、レンズの被写界
深度(Depth of field)が浅くなり、画像はレンズからある特定の距離においてし
か正確に投影されなくなり、この特定の距離から少しでもずれると、だんだんと
焦点の合っていない、ぼやけた画像になる。 したがって、焦点ずれによる画像の「ぼけ」を防止するためには、画像が投影
される表面は可能な限り平坦でなければならない。平坦度を維持できない場合、
表面に追加の層が形成されて、廃棄されるべき、欠陥を持つ半導体の比率が増え
るなどの問題を生じさせる。
【０００３】
絶縁体層にデュアルダマシン構造の金属を埋め込み(inlaying)した後で、表面
の平坦度を回復させる標準的な技術は、ケミカル・メカニカル平坦化(Chemical-
Mechanical Planarization; CMP)である。このプロセスにおいて、ウェハの表面
は、研磨パッドおよび化学スラリーによって、所定の間隔で研磨され、余分な金
属を取り除いて再び平坦化される。このスラリーは、例えばシリカ(silica)また
はアルミナ(alumina)のような研磨材、および化学添加剤を含む。この化学添加
剤は、これらの構成成分と選択的に反応して、これらの構成成分からなる合成物
を柔軟にし、この合成物がウェハ表面において平坦になるようにする。よって、
研磨スラリーは、ウェハ表面の特定の組成物の除去速度を高めるために選択され
る。選択は、ある組成物が固有に、純粋に研磨動作により、より容易に除去され
るということを考慮して行われる。
の平坦度を回復させる標準的な技術は、ケミカル・メカニカル平坦化(Chemical-
Mechanical Planarization; CMP)である。このプロセスにおいて、ウェハの表面
は、研磨パッドおよび化学スラリーによって、所定の間隔で研磨され、余分な金
属を取り除いて再び平坦化される。このスラリーは、例えばシリカ(silica)また
はアルミナ(alumina)のような研磨材、および化学添加剤を含む。この化学添加
剤は、これらの構成成分と選択的に反応して、これらの構成成分からなる合成物
を柔軟にし、この合成物がウェハ表面において平坦になるようにする。よって、
研磨スラリーは、ウェハ表面の特定の組成物の除去速度を高めるために選択され
る。選択は、ある組成物が固有に、純粋に研磨動作により、より容易に除去され
るということを考慮して行われる。
【０００４】
従来、アルミニウムは、半導体回路の導電金属として好適なものとされてきた
が、最近の傾向はダマシンおよびデュアル・ダマシン（埋め込み(inlaid)金属化
として知られる）プロセス技術の利用である。このプロセス技術においては、現
在のところ優れた導電金属である銅を使用している。このダマシンおよびデュア
ル・ダマシンを用いて金属配線やビア(Vias)を埋め込もうとする傾向により、半
導体製造においてあらたな問題が生じている。それは、ＣＭＰにおいて、しばし
ば許容できないレベルのディッシングや侵食が銅の表面に生じるということであ
る。実際、１０００Åまたはそれ以上の窪みが形成されうる。 上述したように、最新の微細配線回路を実現するためには、ほぼ完全に平坦な
表面が必要である。したがって、ディッシングおよび侵食は、新規なダマシンお
よびデュアル・ダマシン技術においては深刻な問題であり、その解決が求められ
ていた。
が、最近の傾向はダマシンおよびデュアル・ダマシン（埋め込み(inlaid)金属化
として知られる）プロセス技術の利用である。このプロセス技術においては、現
在のところ優れた導電金属である銅を使用している。このダマシンおよびデュア
ル・ダマシンを用いて金属配線やビア(Vias)を埋め込もうとする傾向により、半
導体製造においてあらたな問題が生じている。それは、ＣＭＰにおいて、しばし
ば許容できないレベルのディッシングや侵食が銅の表面に生じるということであ
る。実際、１０００Åまたはそれ以上の窪みが形成されうる。 上述したように、最新の微細配線回路を実現するためには、ほぼ完全に平坦な
表面が必要である。したがって、ディッシングおよび侵食は、新規なダマシンお
よびデュアル・ダマシン技術においては深刻な問題であり、その解決が求められ
ていた。
【０００５】
（発明の概要）
本発明は、第１の研磨工程および第２の研磨工程を含み、ダマシンおよびデュ
アル・ダマシンプロセスによって形成された回路を有するウェハに用いる、ケミ
カル・メカニカル平坦化技術を提供する。第２の研磨工程は特に重要であり、金
属よりも絶縁体に対して高い除去速度を有するスラリーの使用を含んでいる。 さらに詳細には、本発明に従って、第１の工程において、半導体ウェハは、研
磨パッドおよび第１スラリーによって停止点が検出されるまで研磨される。この
停止点は、当該技術分野において知られた様々な技術によって検出可能であり、
または単純に所定の研磨時間が経過したときであってもよい。ＣＭＰの次の段階
へ自動的な移行を実現できるようなタイプの検出方法が望ましい。
アル・ダマシンプロセスによって形成された回路を有するウェハに用いる、ケミ
カル・メカニカル平坦化技術を提供する。第２の研磨工程は特に重要であり、金
属よりも絶縁体に対して高い除去速度を有するスラリーの使用を含んでいる。 さらに詳細には、本発明に従って、第１の工程において、半導体ウェハは、研
磨パッドおよび第１スラリーによって停止点が検出されるまで研磨される。この
停止点は、当該技術分野において知られた様々な技術によって検出可能であり、
または単純に所定の研磨時間が経過したときであってもよい。ＣＭＰの次の段階
へ自動的な移行を実現できるようなタイプの検出方法が望ましい。
【０００６】
好適には、第１の研磨工程の終了後、半導体ウェハの表面をリンスして表面の
研磨くずおよび実質的にすべての第１スラリーを洗い流す。リンスの終了後、金
属成分よりも絶縁体を高い速度で除去する第２スラリーを用いて、第２の研磨工
程を開始する。絶縁体の除去速度は、金属の除去速度よりも、おおよそ１．２倍
から４倍速いことが望ましい。 この第２の研磨工程がディッシングや侵食を減少させ、第１の研磨工程後に残
されたウェハ表面の形状の非均一性を修復することがわかっている。結果として
、ディッシングは実質的に減少し、半導体ウェハ表面の平坦度は改善される。こ
れによって、仕様に合った半導体を高い割合で生産することができる。
研磨くずおよび実質的にすべての第１スラリーを洗い流す。リンスの終了後、金
属成分よりも絶縁体を高い速度で除去する第２スラリーを用いて、第２の研磨工
程を開始する。絶縁体の除去速度は、金属の除去速度よりも、おおよそ１．２倍
から４倍速いことが望ましい。 この第２の研磨工程がディッシングや侵食を減少させ、第１の研磨工程後に残
されたウェハ表面の形状の非均一性を修復することがわかっている。結果として
、ディッシングは実質的に減少し、半導体ウェハ表面の平坦度は改善される。こ
れによって、仕様に合った半導体を高い割合で生産することができる。
【０００７】
（図面の簡単な説明）
図１は、ダマシンプロセスによって形成された半導体ウェハの表面部分の断面
図であって、絶縁体のトレンチ構造の上に薄い共形(conformal)のバリア層が形
成され、さらにその上に金属層が形成されている様子を示している。 図２は、図１に示された半導体ウェハの部分を示す図であって、ＣＭＰが金属
層のほとんどを除去した様子を示している。 図３は、図１に示された半導体ウェハの部分を示す図であって、ＣＭＰが金属
層を除去し、さらに余分の金属が完全に除去されて、残存の金属プラグが絶縁体
トレンチの中に形成された様子を示している。 図４Ａは、図１の半導体ウェハの一部分の断面図であって、ＣＭＰの第１工程
の終了後の様子を示している。 図４Ｂは、図４Ａの半導体ウェハの部分を示す図であって、（金属、バリア、
絶縁体）のそれぞれに対し、１：１：１の選択比を持つスラリーを用いたＣＭＰ
の第２工程の終了後の様子を示している。 図５Ａは、スラリーを用いたＣＭＰの第１工程を実施した図１の半導体ウェハ
の一部分の断面図であって、一般的な大きさの金属のディッシングおよび研磨さ
れた表面における金属の残存の様子を示している。 図５Ｂは、図５Ａの半導体ウェハの部分を示す図であって、本発明にしたがっ
て、（金属、バリア、絶縁体）のそれぞれに対し、１：１：２の選択比を持つ第
２の工程のスラリーを用いたＣＭＰの終了後において、修復された実質的に平坦
な表面形状を示している。
図であって、絶縁体のトレンチ構造の上に薄い共形(conformal)のバリア層が形
成され、さらにその上に金属層が形成されている様子を示している。 図２は、図１に示された半導体ウェハの部分を示す図であって、ＣＭＰが金属
層のほとんどを除去した様子を示している。 図３は、図１に示された半導体ウェハの部分を示す図であって、ＣＭＰが金属
層を除去し、さらに余分の金属が完全に除去されて、残存の金属プラグが絶縁体
トレンチの中に形成された様子を示している。 図４Ａは、図１の半導体ウェハの一部分の断面図であって、ＣＭＰの第１工程
の終了後の様子を示している。 図４Ｂは、図４Ａの半導体ウェハの部分を示す図であって、（金属、バリア、
絶縁体）のそれぞれに対し、１：１：１の選択比を持つスラリーを用いたＣＭＰ
の第２工程の終了後の様子を示している。 図５Ａは、スラリーを用いたＣＭＰの第１工程を実施した図１の半導体ウェハ
の一部分の断面図であって、一般的な大きさの金属のディッシングおよび研磨さ
れた表面における金属の残存の様子を示している。 図５Ｂは、図５Ａの半導体ウェハの部分を示す図であって、本発明にしたがっ
て、（金属、バリア、絶縁体）のそれぞれに対し、１：１：２の選択比を持つ第
２の工程のスラリーを用いたＣＭＰの終了後において、修復された実質的に平坦
な表面形状を示している。
【０００８】
（詳細な説明）
本発明は、ダマシンおよびデュアル・ダマシンプロセスによって形成された回
路配線を有する半導体ウェハの研磨の際の「ディッシング」および「侵食」を実
質的に減少させる、ケミカル・メカニカル平坦化技術を提供する。本明細書の特
許請求の範囲および発明の詳細な説明の欄において、「金属」という用語はウェ
ハ回路配線上の導電金属成分を指すものとして広義に用いられ、それは銅、銀、
金およびアルミニウムのいずれかによって、それぞれ実質的に純粋な形態で、ま
たは合金の主要な合金成分の形態で形成されるものである。「金属」には、ダマ
シンおよびデュアル・ダマシンプロセスにおいて使用可能な類似の導電金属も含
まれる。
路配線を有する半導体ウェハの研磨の際の「ディッシング」および「侵食」を実
質的に減少させる、ケミカル・メカニカル平坦化技術を提供する。本明細書の特
許請求の範囲および発明の詳細な説明の欄において、「金属」という用語はウェ
ハ回路配線上の導電金属成分を指すものとして広義に用いられ、それは銅、銀、
金およびアルミニウムのいずれかによって、それぞれ実質的に純粋な形態で、ま
たは合金の主要な合金成分の形態で形成されるものである。「金属」には、ダマ
シンおよびデュアル・ダマシンプロセスにおいて使用可能な類似の導電金属も含
まれる。
【０００９】
本発明に従って、２つの分離したケミカル・メカニカル研磨工程が用いられる
。第１の工程において、取り除く必要があるすべての余分な金属を実質的にすべ
て除去し、停止点が検出されるまで継続される。次に、絶縁体に対して対金属比
でおおよそ１．２倍から４倍速い除去速度を持つスラリーを使用した第２のＣＭ
Ｐ工程が実行される。絶縁体の除去速度は、好適には、対金属比で、おおよそ１
．５倍から２．５倍であり、もっとも好適には、対金属比でおおよそ１．８倍か
ら２．３倍である。後述するように、第２研磨工程によって、平坦度を改良する
ことができ、従来のプロセスにおいて見られたディッシングや侵食を効果的に減
少させることができる。
。第１の工程において、取り除く必要があるすべての余分な金属を実質的にすべ
て除去し、停止点が検出されるまで継続される。次に、絶縁体に対して対金属比
でおおよそ１．２倍から４倍速い除去速度を持つスラリーを使用した第２のＣＭ
Ｐ工程が実行される。絶縁体の除去速度は、好適には、対金属比で、おおよそ１
．５倍から２．５倍であり、もっとも好適には、対金属比でおおよそ１．８倍か
ら２．３倍である。後述するように、第２研磨工程によって、平坦度を改良する
ことができ、従来のプロセスにおいて見られたディッシングや侵食を効果的に減
少させることができる。
【００１０】
本発明は、添付の図面を参照することによってさらによく理解することができ
る。それらの図面は発明を図案化したものであるが、これらの図面は発明の詳細
な説明および特許請求の範囲に記載された発明を限定するものではない。
る。それらの図面は発明を図案化したものであるが、これらの図面は発明の詳細
な説明および特許請求の範囲に記載された発明を限定するものではない。
【００１１】
まず最初に、図１は、ダマシンプロセスによって形成された半導体ウェハ表面
の一部分の断面図であって、３つの層を示している。最上部の金属層（例えば、
銅、アルミニウム、銀、金など）２が、共形バリア（例えば、タンタル）層４の
上に形成されており、共形バリア層４は絶縁体（例えば、ＴＥＯＳのような酸化
物）層６の上に形成されている。この代表的な初期構造を用いて本発明を説明す
ることとし、単一工程の従来型ＣＭＰおよびその他の２ステップの従来型ＣＭＰ
と比較する。
の一部分の断面図であって、３つの層を示している。最上部の金属層（例えば、
銅、アルミニウム、銀、金など）２が、共形バリア（例えば、タンタル）層４の
上に形成されており、共形バリア層４は絶縁体（例えば、ＴＥＯＳのような酸化
物）層６の上に形成されている。この代表的な初期構造を用いて本発明を説明す
ることとし、単一工程の従来型ＣＭＰおよびその他の２ステップの従来型ＣＭＰ
と比較する。
【００１２】
図２は、単一工程のスラリープロセスを用いて平坦化した後の、ウェハの同じ
部分を示している。この図で、バリア層４の上方に延びた薄い残存金属層２が示
されているが、これはさらに取り除く必要があるものである。単一工程プロセス
において、絶縁体よりも金属に対する選択性を有するスラリーを用いて、さらに
研磨を続けると、結果として図３に示すような構造になる。この図に示されるよ
うに、金属を優先的に除去した結果、窪んだ金属プラグ（ディッシング）が絶縁
体のなかのトレンチに形成される。
部分を示している。この図で、バリア層４の上方に延びた薄い残存金属層２が示
されているが、これはさらに取り除く必要があるものである。単一工程プロセス
において、絶縁体よりも金属に対する選択性を有するスラリーを用いて、さらに
研磨を続けると、結果として図３に示すような構造になる。この図に示されるよ
うに、金属を優先的に除去した結果、窪んだ金属プラグ（ディッシング）が絶縁
体のなかのトレンチに形成される。
【００１３】
図２または図３を参照して説明した単一工程の従来型プロセスに代わる他のプ
ロセスとして、第１の工程において金属に対してより高い除去速度、例えば金属
について対絶縁体比で２０倍の除去速度を有するスラリーを用いる、従来型の２
ステッププロセスがある。第１の研磨工程は、図１に示される金属の大部分を除
去して図４Ａに示される構造を得るために実施されるが、この第１の研磨工程を
停止させるための停止点をます選択する必要がある。図１の構造から図４Ａの構
造を得るための研磨工程において、停止点を検出することができないのは明らか
である。それは、表面が未だ金属の連続した層によって実質的に覆われているか
らである。しかしながら、経験に基づき、薄い金属層が得られるように研磨時間
を選択することができる。そのような停止点において、第１のスラリーを取り除
くためのリンスを行った後、図４Ｂに示されるような構造を形成するために１：
１：１の選択性を持った第２のスラリーを用いてさらに研磨を継続する。しかし
ながら、そのような構造を形成するためには、研磨中の半導体ウェハ表面の各組
成物に対して厳密に１：１：１の選択性を必要とする。これらの比は、プロセス
およびウェハ表面上の特定のパターンの両方について安定している必要がある。
一般的に、実際の処理においては、そのような安定性をいつも達成できるわけで
はない。
ロセスとして、第１の工程において金属に対してより高い除去速度、例えば金属
について対絶縁体比で２０倍の除去速度を有するスラリーを用いる、従来型の２
ステッププロセスがある。第１の研磨工程は、図１に示される金属の大部分を除
去して図４Ａに示される構造を得るために実施されるが、この第１の研磨工程を
停止させるための停止点をます選択する必要がある。図１の構造から図４Ａの構
造を得るための研磨工程において、停止点を検出することができないのは明らか
である。それは、表面が未だ金属の連続した層によって実質的に覆われているか
らである。しかしながら、経験に基づき、薄い金属層が得られるように研磨時間
を選択することができる。そのような停止点において、第１のスラリーを取り除
くためのリンスを行った後、図４Ｂに示されるような構造を形成するために１：
１：１の選択性を持った第２のスラリーを用いてさらに研磨を継続する。しかし
ながら、そのような構造を形成するためには、研磨中の半導体ウェハ表面の各組
成物に対して厳密に１：１：１の選択性を必要とする。これらの比は、プロセス
およびウェハ表面上の特定のパターンの両方について安定している必要がある。
一般的に、実際の処理においては、そのような安定性をいつも達成できるわけで
はない。
【００１４】
本発明に従ったプロセスは、実用的にみて、ずっと有用である。本発明に従っ
て、図１に示された余分の金属の大部分を除去する第１の研磨工程の後、図５Ａ
に示されるような構造が形成される。この構造では、絶縁体６のトレンチ内にお
いて金属２に典型的なディッシングが発生している。さらに、金属の残留物８が
バリア層の表面に残っている。研磨領域から実質的に第１スラリーを取り除くた
めのリンス（好適には脱イオン水を用いる）の後で、本発明に従った第２スラリ
ーを用いたケミカル・メカニカル研磨が行われる。この第２スラリーは、絶縁体
について、対金属比で高い選択性（除去速度）を持つ。従って、例えば、（金属
：バリア：絶縁体について）１：１：２の選択を持つ第２工程のスラリーは、図
５Ｂに示されるような構造を形成する。この図面において、金属残留物８は取り
除かれ、共形バリア層４の水平部分も取り除かれ、絶縁体６が金属２と平坦にな
るように研磨されている。したがって、ウェハ表面は、図３において従来技術と
して示されたものよりも、よりずっと平坦である。
て、図１に示された余分の金属の大部分を除去する第１の研磨工程の後、図５Ａ
に示されるような構造が形成される。この構造では、絶縁体６のトレンチ内にお
いて金属２に典型的なディッシングが発生している。さらに、金属の残留物８が
バリア層の表面に残っている。研磨領域から実質的に第１スラリーを取り除くた
めのリンス（好適には脱イオン水を用いる）の後で、本発明に従った第２スラリ
ーを用いたケミカル・メカニカル研磨が行われる。この第２スラリーは、絶縁体
について、対金属比で高い選択性（除去速度）を持つ。従って、例えば、（金属
：バリア：絶縁体について）１：１：２の選択を持つ第２工程のスラリーは、図
５Ｂに示されるような構造を形成する。この図面において、金属残留物８は取り
除かれ、共形バリア層４の水平部分も取り除かれ、絶縁体６が金属２と平坦にな
るように研磨されている。したがって、ウェハ表面は、図３において従来技術と
して示されたものよりも、よりずっと平坦である。
【００１５】
本発明のプロセスは、容易に検出可能な停止点を提供するので、図４Ａ、Ｂを
参照して説明した従来技術のプロセスよりもより一層使い易い。第１の研磨工程
が実質的にすべての余分の金属を除去するまで実行されるので、当該技術分野に
おいて既知の光学的手法、モータ電流の検出、または温度監視の技術を用いて、
停止点を検出できる。対照的に、図４Ａの従来技術の方法では第１の工程の終了
時において薄い金属層が残っているので、停止点の検出は困難である。プロセス
時間による停止点の予測も可能であるが、ウェハごとに相当な不均一性がつきま
とうことになり、信頼性の高いものではない。
参照して説明した従来技術のプロセスよりもより一層使い易い。第１の研磨工程
が実質的にすべての余分の金属を除去するまで実行されるので、当該技術分野に
おいて既知の光学的手法、モータ電流の検出、または温度監視の技術を用いて、
停止点を検出できる。対照的に、図４Ａの従来技術の方法では第１の工程の終了
時において薄い金属層が残っているので、停止点の検出は困難である。プロセス
時間による停止点の予測も可能であるが、ウェハごとに相当な不均一性がつきま
とうことになり、信頼性の高いものではない。
【００１６】
上述したように、本発明のプロセスは、前述の従来技術（図３）およびその他
の２ステップの従来技術（図４Ａ，Ｂ）に対して著しい特長を有し、容易に自動
化可能な方法において改良された平坦度を提供できる。
の２ステップの従来技術（図４Ａ，Ｂ）に対して著しい特長を有し、容易に自動
化可能な方法において改良された平坦度を提供できる。
【００１７】
さらに、本発明に従って、現在のＣＭＰ装置に、本発明の２ステッププロセス
を実行可能にするような変更を加えることができる。そのために必要な変更は、
上記本発明の説明に基づいて、当業者が容易に理解できるものである。
を実行可能にするような変更を加えることができる。そのために必要な変更は、
上記本発明の説明に基づいて、当業者が容易に理解できるものである。
【００１８】
以上、図面を参照して本発明の説明を行ったが、これは好適な実施例について
の説明をしたものであり、発明の詳細な説明およびその記載が当業者に示唆する
事項の全体により、ならびに本来的な範囲を定めた添付の特許請求の範囲によっ
て定められる本発明の範囲を制限するものではない。
の説明をしたものであり、発明の詳細な説明およびその記載が当業者に示唆する
事項の全体により、ならびに本来的な範囲を定めた添付の特許請求の範囲によっ
て定められる本発明の範囲を制限するものではない。
【図１】 ダマシンプロセスによって形成された半導体ウェハの表面部分の
断面図。
断面図。
【図２】 図１に示された半導体ウェハの部分を示す図。
【図３】 図１に示された半導体ウェハの部分を示す図。
【図４Ａ】図１の半導体ウェハの一部分の断面図。
【図４Ｂ】図４Ａの半導体ウェハの部分を示す図
【図５Ａ】スラリーを用いたＣＭＰの第１工程を実施した図１の半導体ウェ
ハの一部分の断面図。
ハの一部分の断面図。
【図５Ｂ】図５Ａの半導体ウェハの部分を示す図。
【手続補正書】
【提出日】平成１３年１２月２１日（２００１．１２．２１）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｋ
(72)発明者 トーマス ロールセン
アメリカ合衆国、アリゾナ州 85283、テ
ンピー、イースト ダバ ドライブ 987
(72)発明者 マルコム ケー． グリーフ
アメリカ合衆国、アリゾナ州 85226、チ
ャンドラー、ウエスト アイバンホー コ
ート 5291
(72)発明者 クリシュナ ピー． ミュレーラ
アメリカ合衆国、アリゾナ州 85283、テ
ンピー、ナンバー1038、ウエスト グロー
ブ パークウェイ 1250
(72)発明者 サンジェイ バサク
アメリカ合衆国、アリゾナ州 85226、チ
ャンドラー、ナンバー2052、ノース ヒー
ラ スプリングス ブールバード 444
Ｆターム(参考） 5F033 HH08 HH09 HH11 HH12 HH13
HH14 HH21 JJ08 JJ09 JJ11
JJ12 JJ13 JJ14 JJ21 MM01
MM02 MM12 MM13 QQ48 QQ50
XX01
Claims (14)
- 【請求項１】 ダマシンまたはデュアルダマシンプロセスによって形成された
金属配線を有する半導体ウェハの表面のケミカルメカニカル平坦化方法であって
、 (i) 前記金属配線を有する前記半導体ウェハの表面を研磨パッドおよび第１
スラリーで研磨する工程と、 (ii) 前記研磨工程の停止点を検出する工程と、 (iii) 前記半導体ウェハの表面をリンスする工程と、 (iv) 前記半導体ウェハの表面を金属よりも絶縁体に対して高い選択性を有す
る第２スラリーで研磨する工程とを含む方法。 - 【請求項２】 前記研磨工程(iv)は、絶縁体について対金属比でおおよそ１．
２倍から４倍の除去速度を有する第２スラリーで研磨する工程を含む、請求項１
記載の方法。 - 【請求項３】 前記研磨工程(iv)は、絶縁体について対金属比でおおよそ１．
５倍から２．５倍の除去速度を有する第２スラリーで研磨する工程を含む、請求
項１記載の方法。 - 【請求項４】 前記研磨工程(iv)は、絶縁体について対金属比でおおよそ１．
８倍から２．３倍の除去速度を有する第２スラリーで研磨する工程を含む、請求
項１記載の方法。 - 【請求項５】 前記金属配線は、銅、銀、金およびアルミニウムからなる金属
群のなかから選択される金属を主要な成分として含む金属組成を有する、請求項
１記載の方法。 - 【請求項６】 前記金属配線は、銅、銀、金およびアルミニウムからなる金属
群のなかから選択される金属を含む、請求項１記載の方法。 - 【請求項７】 ダマシンまたはデュアルダマシンプロセスによって形成された
金属配線を有する半導体ウェハの表面のケミカルメカニカル研磨方法であって、 (i) 前記半導体ウェハの表面を研磨パッドおよび第１スラリーで研磨する工
程であって、前記表面の前記金属配線は、銅、銀、金、アルミニウムおよびそれ
らの合金からなる金属群のなかから選択される金属を含むところの工程と、 (ii) 前記研磨工程の停止点を検出し、前記半導体ウェハの表面に第２研磨工
程のための第２スラリーを受け入れるための準備をする工程と、 (iii) 前記半導体ウェハの表面を絶縁体について対金属比でおおよそ１．２
倍から４倍の除去速度を有する第２スラリーで研磨する工程とを含む方法。 - 【請求項８】 前記第２スラリーで研磨する工程は、絶縁体について対金属比
でおおよそ１．５倍から２．５倍の除去速度を有するスラリーで研磨する工程を
含む、請求項７記載の方法。 - 【請求項９】 前記第２スラリーで研磨する工程は、絶縁体について対金属比
でおおよそ１．８倍から２．３倍の除去速度を有するスラリーで研磨する工程を
含む、請求項７記載の方法。 - 【請求項１０】 ダマシンまたはデュアルダマシンプロセスによって形成され
た金属配線を有する半導体ウェハの表面のケミカルメカニカル平坦化方法であっ
て、 (i) 前記金属配線を有する前記半導体ウェハの表面を研磨パッドおよび第１
スラリーで研磨する工程と、 (ii) 前記半導体ウェハの表面上の金属層の主要部分が除去されたときに前記
研磨を停止する工程と、 (iii) 前記半導体ウェハの前記研磨された表面をリンスする工程と、 (iv) 前記半導体ウェハの前記リンスされた表面を、金属よりも絶縁体に対し
て高い除去速度を有する第２スラリーで研磨する工程とを含む方法。 - 【請求項１１】 前記研磨工程(iv)は、絶縁体について対金属比でおおよそ１
．２倍から４倍の除去速度を有する第２スラリーで研磨する工程を含む、請求項
１０記載の方法。 - 【請求項１２】 前記研磨工程(iv)は、絶縁体について対金属比でおおよそ１
．５倍から２．５倍の除去速度を有するスラリーで研磨する工程を含む、請求項
１０記載の方法。 - 【請求項１３】 前記研磨工程(iv)は、絶縁体について対金属比でおおよそ１
．８倍から２．３倍の除去速度を有するスラリーで研磨する工程を含む、請求項
１０記載の方法。 - 【請求項１４】 前記金属配線は、銅、銀、金、アルミニウムおよびそれらの
合金からなる金属群のなかから選択される金属を含む、請求項１０記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/280,767 US6555466B1 (en) | 1999-03-29 | 1999-03-29 | Two-step chemical-mechanical planarization for damascene structures on semiconductor wafers |
| US09/280,767 | 1999-03-29 | ||
| PCT/US2000/007652 WO2000059031A1 (en) | 1999-03-29 | 2000-03-23 | Two-step chemical-mechanical planarization for damascene structures on semiconductor wafers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003517720A true JP2003517720A (ja) | 2003-05-27 |
| JP4750948B2 JP4750948B2 (ja) | 2011-08-17 |
Family
ID=23074547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000608435A Expired - Fee Related JP4750948B2 (ja) | 1999-03-29 | 2000-03-23 | 半導体ウェハ上のダマシン構造のための２ステップｃｍｐ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6555466B1 (ja) |
| JP (1) | JP4750948B2 (ja) |
| KR (1) | KR100630293B1 (ja) |
| DE (1) | DE10084439T1 (ja) |
| GB (1) | GB2363680A (ja) |
| TW (1) | TW440948B (ja) |
| WO (1) | WO2000059031A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7041599B1 (en) * | 1999-12-21 | 2006-05-09 | Applied Materials Inc. | High through-put Cu CMP with significantly reduced erosion and dishing |
| US20020023715A1 (en) * | 2000-05-26 | 2002-02-28 | Norio Kimura | Substrate polishing apparatus and substrate polishing mehod |
| US6609950B2 (en) * | 2000-07-05 | 2003-08-26 | Ebara Corporation | Method for polishing a substrate |
| DE10053467A1 (de) * | 2000-10-27 | 2002-05-16 | Infineon Technologies Ag | Verfahren zum Bilden von Kontakten in integrierten Schaltungen |
| KR20040000009A (ko) * | 2002-06-19 | 2004-01-03 | 주식회사 하이닉스반도체 | 플라티늄-ｃｍｐ용 용액 |
| US20040077295A1 (en) * | 2002-08-05 | 2004-04-22 | Hellring Stuart D. | Process for reducing dishing and erosion during chemical mechanical planarization |
| US20040209066A1 (en) * | 2003-04-17 | 2004-10-21 | Swisher Robert G. | Polishing pad with window for planarization |
| JP2004363524A (ja) * | 2003-06-09 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 埋め込み配線の形成方法および半導体装置 |
| US20060089093A1 (en) * | 2004-10-27 | 2006-04-27 | Swisher Robert G | Polyurethane urea polishing pad |
| US20060089094A1 (en) * | 2004-10-27 | 2006-04-27 | Swisher Robert G | Polyurethane urea polishing pad |
| US20060089095A1 (en) * | 2004-10-27 | 2006-04-27 | Swisher Robert G | Polyurethane urea polishing pad |
| US20080242106A1 (en) * | 2007-03-29 | 2008-10-02 | Anuj Sarveshwar Narain | CHEMICAL MECHANICAL POLISHING METHOD AND APPARATUS FOR REDUCING MATERIAL RE-DEPOSITION DUE TO pH TRANSITIONS |
| US20110132868A1 (en) * | 2009-12-03 | 2011-06-09 | Tdk Corporation | Polishing composition for polishing silver and alumina, and polishing method using the same |
| CN102615584A (zh) * | 2011-01-31 | 2012-08-01 | 中芯国际集成电路制造(上海)有限公司 | 一种化学机械研磨的方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275366A (ja) * | 1992-01-24 | 1993-10-22 | Micron Technol Inc | 埋込み形および突起状タングステンプラグを形成するための化学的・機械的ポリッシング方法 |
| JPH07263537A (ja) * | 1994-03-16 | 1995-10-13 | Sony Corp | トレンチ素子分離の形成方法 |
| JPH08139060A (ja) * | 1994-11-04 | 1996-05-31 | Ricoh Co Ltd | 半導体装置の製造方法及び化学的機械研磨装置 |
| JPH08264534A (ja) * | 1995-03-24 | 1996-10-11 | Fujitsu Ltd | 配線形成方法 |
| JPH09199455A (ja) * | 1995-11-13 | 1997-07-31 | Toshiba Corp | ポリッシング方法、半導体装置の製造方法及び半導体製造装置。 |
| JPH09326392A (ja) * | 1996-06-04 | 1997-12-16 | Nec Corp | 多層配線の研磨方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3735158A1 (de) | 1987-10-16 | 1989-05-03 | Wacker Chemitronic | Verfahren zum schleierfreien polieren von halbleiterscheiben |
| US5478436A (en) * | 1994-12-27 | 1995-12-26 | Motorola, Inc. | Selective cleaning process for fabricating a semiconductor device |
| JP2850803B2 (ja) | 1995-08-01 | 1999-01-27 | 信越半導体株式会社 | ウエーハ研磨方法 |
| US5573633A (en) | 1995-11-14 | 1996-11-12 | International Business Machines Corporation | Method of chemically mechanically polishing an electronic component |
| US5676587A (en) * | 1995-12-06 | 1997-10-14 | International Business Machines Corporation | Selective polish process for titanium, titanium nitride, tantalum and tantalum nitride |
| EP1281476A3 (en) | 1996-05-16 | 2003-08-13 | Ebara Corporation | Method for polishing workpieces and apparatus therefor |
| KR100241537B1 (ko) | 1996-06-21 | 2000-02-01 | 김영환 | 반도체 소자의 층간 절연막 평탄화 방법 |
| US5854140A (en) * | 1996-12-13 | 1998-12-29 | Siemens Aktiengesellschaft | Method of making an aluminum contact |
| EP0848417B1 (en) | 1996-12-13 | 2004-09-08 | International Business Machines Corporation | Improvements to the chemical-mechanical polishing of semiconductor wafers |
| US5801094A (en) | 1997-02-28 | 1998-09-01 | United Microelectronics Corporation | Dual damascene process |
| US5934980A (en) * | 1997-06-09 | 1999-08-10 | Micron Technology, Inc. | Method of chemical mechanical polishing |
| US6001730A (en) * | 1997-10-20 | 1999-12-14 | Motorola, Inc. | Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers |
| GB2326523B (en) * | 1997-11-24 | 1999-11-17 | United Microelectronics Corp | Chemical mechanical polishing methods using low ph slurry mixtures |
| US6004188A (en) * | 1998-09-10 | 1999-12-21 | Chartered Semiconductor Manufacturing Ltd. | Method for forming copper damascene structures by using a dual CMP barrier layer |
| US6083840A (en) * | 1998-11-25 | 2000-07-04 | Arch Specialty Chemicals, Inc. | Slurry compositions and method for the chemical-mechanical polishing of copper and copper alloys |
-
1999
- 1999-03-29 US US09/280,767 patent/US6555466B1/en not_active Expired - Fee Related
-
2000
- 2000-03-23 DE DE10084439T patent/DE10084439T1/de not_active Withdrawn
- 2000-03-23 WO PCT/US2000/007652 patent/WO2000059031A1/en active IP Right Grant
- 2000-03-23 JP JP2000608435A patent/JP4750948B2/ja not_active Expired - Fee Related
- 2000-03-23 KR KR1020017012445A patent/KR100630293B1/ko not_active IP Right Cessation
- 2000-03-23 GB GB0125570A patent/GB2363680A/en not_active Withdrawn
- 2000-03-29 TW TW089105744A patent/TW440948B/zh not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275366A (ja) * | 1992-01-24 | 1993-10-22 | Micron Technol Inc | 埋込み形および突起状タングステンプラグを形成するための化学的・機械的ポリッシング方法 |
| JPH07263537A (ja) * | 1994-03-16 | 1995-10-13 | Sony Corp | トレンチ素子分離の形成方法 |
| JPH08139060A (ja) * | 1994-11-04 | 1996-05-31 | Ricoh Co Ltd | 半導体装置の製造方法及び化学的機械研磨装置 |
| JPH08264534A (ja) * | 1995-03-24 | 1996-10-11 | Fujitsu Ltd | 配線形成方法 |
| JPH09199455A (ja) * | 1995-11-13 | 1997-07-31 | Toshiba Corp | ポリッシング方法、半導体装置の製造方法及び半導体製造装置。 |
| JPH09326392A (ja) * | 1996-06-04 | 1997-12-16 | Nec Corp | 多層配線の研磨方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0125570D0 (en) | 2001-12-19 |
| WO2000059031A1 (en) | 2000-10-05 |
| JP4750948B2 (ja) | 2011-08-17 |
| GB2363680A (en) | 2002-01-02 |
| TW440948B (en) | 2001-06-16 |
| KR100630293B1 (ko) | 2006-09-29 |
| DE10084439T1 (de) | 2002-06-06 |
| US6555466B1 (en) | 2003-04-29 |
| KR20010108429A (ko) | 2001-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003517720A (ja) | 半導体ウェハ上のダマシン構造のための２ステップｃｍｐ | |
| US7208404B2 (en) | Method to reduce Rs pattern dependence effect | |
| US6489240B1 (en) | Method for forming copper interconnects | |
| JP3033574B1 (ja) | 研磨方法 | |
| KR100350111B1 (ko) | 반도체 장치의 배선 및 이의 제조 방법 | |
| TWI274629B (en) | Method of reducing pattern effect in CMP process, method of eliminating dishing phenomena after CMP process, and method of CMP rework | |
| KR100559041B1 (ko) | 반도체 소자의 구리 배선 형성 방법 | |
| US20130224949A1 (en) | Fabrication method for improving surface planarity after tungsten chemical mechanical polishing | |
| JP2005197711A (ja) | 半導体装置の製造方法 | |
| KR19980048378A (ko) | 반도체소자의 평탄화방법 | |
| KR100403197B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JP2001176872A (ja) | 半導体装置の製造方法 | |
| KR20030000672A (ko) | 금속 배선 형성 방법 | |
| KR100528449B1 (ko) | 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법 | |
| KR100642921B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| US20090057904A1 (en) | Copper metal line in semicondcutor device and method of forming same | |
| JP2006517737A (ja) | 集積回路の金属層の研磨装置および２段階研磨方法 | |
| KR20010058992A (ko) | 화학적기계적 연마 방법을 이용한 반도체 소자 제조 방법 | |
| KR100652300B1 (ko) | 다마신을 이용한 반도체 소자의 금속 배선 제조 방법 | |
| TW445582B (en) | Method of manufacturing metal conductive wire | |
| TW461843B (en) | Chemical mechanical polish process for copper damascene structure | |
| Li | Why CMP | |
| TW588416B (en) | Metal layer planarization method for preventing pattern density effect | |
| KR100557652B1 (ko) | 반도체 장치의 구리 배선 방법 | |
| US20050112838A1 (en) | Method for forming inductor of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070320 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100526 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100826 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100902 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100922 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100930 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101022 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110427 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110520 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |