KR20010093694A - 박막 트랜지스터의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 229910052751 metal Inorganic materials 0.000 claims abstract description 145
- 239000002184 metal Substances 0.000 claims abstract description 145
- 238000005530 etching Methods 0.000 claims abstract description 144
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 105
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 105
- 239000010703 silicon Substances 0.000 claims abstract description 105
- 238000000059 patterning Methods 0.000 claims abstract description 17
- 239000000203 mixture Substances 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 324
- 239000007789 gas Substances 0.000 claims description 234
- 238000000034 method Methods 0.000 claims description 67
- 229910052731 fluorine Inorganic materials 0.000 claims description 14
- 239000011737 fluorine Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 11
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 10
- 229910004205 SiNX Inorganic materials 0.000 claims description 10
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 9
- 229910001882 dioxygen Inorganic materials 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 9
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 16
- 229910021332 silicide Inorganic materials 0.000 abstract description 11
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract 1
- 239000005001 laminate film Substances 0.000 abstract 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 70
- 238000001312 dry etching Methods 0.000 description 16
- 238000012545 processing Methods 0.000 description 14
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- XGXDPENSUQBIDF-UHFFFAOYSA-O azanium;cerium;nitrate Chemical compound [NH4+].[Ce].[Ce].[O-][N+]([O-])=O XGXDPENSUQBIDF-UHFFFAOYSA-O 0.000 description 2
- XMPZTFVPEKAKFH-UHFFFAOYSA-P ceric ammonium nitrate Chemical compound [NH4+].[NH4+].[Ce+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O XMPZTFVPEKAKFH-UHFFFAOYSA-P 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 206010040844 Skin exfoliation Diseases 0.000 description 1
- FZIZEIAMIREUTN-UHFFFAOYSA-N azane;cerium(3+) Chemical compound N.[Ce+3] FZIZEIAMIREUTN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
- Thin Film Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
본 발명은, 실리콘막 및 금속막의 적층막에 대하여 금속막을 패터닝한 후, 이종막(異種膜)사이에 형성되는 변질막은, 상층막의 성막조건 및 그 조건 변동에 따라, 변질막의 두께 및 조성 자체가 변동되고, 이종막 사이에 형성되는 변질막은, 상층막의 오버 에칭상태에 따라서도, 변질막의 잔존율이 변동되며, 변질막의 두께, 조성의 변동에 의해 실리콘막의 에칭 재현성이 불안정한 것을 목적으로 하며, 그것을 위한 수단으로서, 금속막(7)과 실리콘막(6)과의 계면에 형성되는 변질막을, O2가스의 CHF3가스에 대한 함유율이 30 내지 500% 범위의 혼합가스를 이용하여 실리콘막(6)의 에칭처리 전에 제거함으로써, 이종막 사이에 형성되어 에칭을 소외시키는 변질막(금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등)을 모두 제거하고, 상층의 금속막(7) 에칭 후에 행하는 하층의 실리콘막(6) 에칭에 있어서, 매끈하고, 균일성, 선택성이 좋은 에칭이 가능하게 된다
Description
본 발명은, 박막 트랜지스터의 제조방법 특히, 박막 트랜지스터를 구성하는 실리콘막 및 그 위의 금속막 에칭방법에 관한 것이다.
(종래의 기술)
액티브 매트릭스형 액정표시장치로서 박막 트랜지스터(이하「TFT」라고 한다.)를 스위칭 소자로서 사용한 것이 공지되어 있다. 그 제조방법으로서, 비정질(amorphous) 실리콘 TFT를 이용한 역 스태거 구조의 제조방법이 있으며, 백 채널 에칭방식이, 일본 특허공개 공보 소56-135968호, 일본 특허공개 공보 소60-42868호 등에 기재되어 있다. 이 구조는, 제조공정이 적어도 되며, 또한 양호한 특성을 얻기 쉬운 이점을 갖는다.
상기 공지 예에서는, 백 채널 에칭에 있어서, 에칭의 기판내 균일성이나 재현성에 관해서는 배려되어 있지 않다. 통상 이와같은 백 채널 에칭에 있어서는, 전(前) 공정 이력 즉, 에칭부에 성막되어 있던 소스 ·드레인용 금속전극의 성막 조건의 변동, 또한, 그 금속막의 에칭조건의 변동의 영향을 크게 받고, 백 채널 에칭의 균일성, 재현성도 불안정하였다.
그 원인으로서, 백 채널 에칭을 소외(疎外)하는 물질, 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막의 발생이 고려되어 있다.
이 백 채널 에칭을 소외하고 있는 물질의 양상을, TFT의 채널부를 형성하는 전후의 제조공정에 관하며, TFT의 채널부 부근의 단면도인 도 12를 이용하여 설명한다.
유리기판(101)의 표면에는 게이트 전극(102) 또한, 거기에다 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(103)을 약 100nm, 또한, 실리콘 질화막(SiNx)으로 이루어지는 절연막(104)을 약 350nm, 비정질 실리콘(a-Si) 박막(105)을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막(106)을 약 30nm의 두께로 차례로 퇴적한다. 이어서 스퍼터법으로 Cr막을 약 100nm 형성한다.
다음에, 포토리소그래피법으로 형성한 레지스트 패턴(108)을 마스크로서, Cr막을 패터닝하여 Cr전극 배선(107)을 형성하지만, 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는 드라이 에칭을 이용한다.
Cr전극 배선(107)을 셀프 얼라인먼트에 이용하고, 하층의 n+a-Si박막(106)의 모든 막 두께 및 a-Si 박막(105)의 일부인 약 20nm을 드라이 에칭하는 경우에, n+a-Si박막(106)의 노출 표면상의 Cr 잔여부, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거하지 않고, 갑자기 n+a-Si 박막(106) 및 a-Si 박막(105)을, SF6/HCl가스를 이용한 에칭처리를 행하면, n+a-Si 박막(106) 및 a-Si 박막(105)을 매끄럽게 에칭할 수 없다.
즉, 에칭 개시 전에 n+a-Si 박막(106) 위에 도 12(a)에 도시한 바와 같이, 다량의 잔여부(111)가 발생하고 있으며, n+a-Si 박막(106)의 표면에 이들의 변질막이 잔존한 채로 에칭을 행하면, 도 12(b)에 도시한 바와 같이 필러(112)형상의 에칭이 발생한다.
이 백 채널 에칭의 균일성, 재현성을 향상시키는 방법으로서, 일본 특허공개 공보 평5-283427호 및 일본 특허공개 공보 평4-350944호가 제안되어 있다.
전자는, 백 채널 에칭의 전에 산소(O2) 플라즈마 처리에 의해 금속 잔여부를 제거하는 것이지만, 이 처리의 효과는, 순수하게 산소(O2) 플라즈마 처리에 의한 금속막의 산화·제거라는 효과보다도, 소스 ·드레인 전극 금속의 에칭에 계속해서 처리하기 위해 일어나는 잔류 에칭 가스와 산소(O2)의 조합에 의한 플라즈마 처리가 생기는 것이며, 순수한 산소(O2) 플라즈마 처리에 의한 금속막의 산화 제거 레이트는 꽤 작은 것이며, 처리 시간과 함께 잔류 에칭 가스도 감소되기 때문에, 금속막의 산화 제거율은 불안정하다.
또한, 이 예의 경우, 먼저 지적한 백 채널 에칭을 소외하고 있는 물질중 실리콘 산화막은 제거할 없는 잔여부의 제거로서는 불완전하다.
후자는, 백 채널 에칭처리 자체의 가스에, 에칭 가스와 8% 이상의 산소를 포함하는 플라즈마에 의해서 처리되는 방법이나, 에칭 가스의 실시예로서, CF4/O2= 25/2(sccm) 이상(이 경우 비정질 실리콘과 질화막의 에칭 선택성이 작고 비정질 실리콘 이상으로, 질화막의 에칭 레이트가 크다) 등이 제시되고, 백 채널부 외(TFT 트랜지스터의 소스 ·드레인 금속, 비정질 실리콘 이외의 부분)의 부분이 통상, 질화막 등의 절연막이 노출된 상태에서 백 채널 에칭되는 것을 고려하면, 이 부분이에칭되는 것이 문제이다.
또한, 실제로 F가스와 O2가스의 혼합가스로 백 채널 에칭을 행하면, F이온의 비정질 실리콘중 잔존 및 비정질 실리콘 표면의 산화에 의해, 백 채널부의 리크가 생기기 쉬운 계면이 형성된다고 하는 결점이 있다.
또한, 양자는, 소스 ·드레인 전극 표면을 그 처리의 손상으로부터 보호하기 위해, 소스 ·드레인 PR(레지스트)이 있는 상태에서 행하였어도, O2플라즈마, 특히 CF4/O2플라즈마 처리는, PR(레지스트)에 대한 손상이 크고, 처리 시간과 함께 변형 또는 소멸하며, 소스 ·드레인 금속막의 손상 보호에 도움이 되지 않는다는 결점도 있다.
본 발명의 목적은, 실리콘막 위에 금속막을 퇴적시키고, 금속막을 패터닝하여 박막 트랜지스터의 소스 ·드레인 전극을 포함하는 금속 배선을 형성하는 박막 트랜지스터의 제조방법에 있어서, 백 채널 에칭이 매끈하고 균일성 있게, 백 채널부 이외의 노출부의 에칭 선택성이 높은 백 채널 에칭을 제공하는 데 있다.
본 발명의 제1 박막 트랜지스터의 제조방법은, 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하고, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 박막 트랜지스터의 제조방법 으로서, 상기 금속 배선을 형성하는 공정과 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 공정과의 사이에, 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하며, 제1 박막 트랜지스터의 제조방법의 한 적용 형태로서, 기판의 윗쪽에 실리콘막 및 금속막을 차례로 퇴적하고, 상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리되며, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 박막 트랜지스터의 제조방법에 있어서,
상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리하는 공정과 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하여 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정과의 사이에, 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하는 형태가 가능하다.
여기서, 상기 혼합가스가, CHF3가스와 O2가스를 포함하는 혼합가스일 때 O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스가, 사용 가능하며 특히, O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스인 경우에 적합하다.
상기 제1 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법은, 상기 금속막을 패터닝하는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서, CHF3가스 및 O2가스를 포함하며, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스에 의해 상기 실리콘막을 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 형태도 채용할 수 있다.
또한, 상기 제1 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법에 있어서, 상기 혼합가스가 O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스이며, 상기 혼합가스는, CHF3가스 및 O2가스에 He가스를 가함으로써 구성되는 형태를 채용한다.
본 발명의 제2 박막 트랜지스터의 제조방법은, 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하고, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 박막 트랜지스터의 제조방법으로서, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 공정이, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 CHF3가스 및O2가스의 혼합가스로 에칭함으로써 행하여지는 것을 특징으로 하며, 제2 박막 트랜지스터의 제조방법의 한 적용 형태로서, 기판의 윗쪽에 실리콘막 및 금속막을 차례로 퇴적하고, 상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리되며, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하여 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 박막 트랜지스터의 제조방법에 있어서,
상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하여 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정이, 상기 전극 사이에 노출된 상기 실리콘막을 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스, 또는 HF가스와 O2가스를 포함하는 혼합가스에 의해 에칭하는 것을 특징으로 하는 형태를 채용할 수 있다.
여기서, 상기 혼합가스가 CHF3가스와 O2가스를 포함하는 혼합가스일 때, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스가, 사용 가능하며, 특히, O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스인 경우에 적합하게 된다.
상기 제2 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법은, 상기 금속막을 패터닝하는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서, 상기 실리콘막을 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스, 또는 HF가스와 O2가스를 포함하는 혼합가스로 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 형태도 채용할 수 있다.
또한, 상기 제2 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법에 있어서, 상기 혼합가스가 CHF3가스와 O2가스를 포함하는 혼합가스일 때, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스이며, 바람직하게는 O2가스의 CHF3가스에 대한 함유율이 80 내지 300% 범위가 되는 구성의 혼합가스이다.
상기 제1, 2의 박막 트랜지스터의 제조방법에 있어서, 상기 혼합가스에 의해, 상기 실리콘막을 에칭하는 공정에 있어서, 상기 실리콘막 외에 절연막의 표면이 상기 혼합가스에 노출되며, 또한, 상기 절연막은 실리콘 질화막(SiNx)이며, 나아가 상기 실리콘막은, 아래로부터 차례로 논도프 실리콘막, 도프 실리콘막으로 이루어지는 형태도 가능하다.
마지막으로, 상기 제1, 2의 박막 트랜지스터의 제조방법에 있어서, 상기 금속막을 패터닝하는 공정이, 상기 금속막의 위에 형성된 투명 도전막의 패턴에 따라상기 금속막을 에칭함으로써 행하여지며 또는, 상기 금속막이 Cr막 또는 투명 도전막으로 이루어지는 형태도 채용할 수 있다.
도 1은 본 발명 제1 실시형태의 박막 트랜지스터의 제조방법을 제조공정 순으로 도시한 평면도 및 단면도.
도 2는 도 1에 계속되는 제조공정을 도시한 평면도 및 단면도.
도 3은 도 2에 계속되는 제조공정을 도시한 평면도 및 단면도.
도 4는 본 발명 제2 실시형태의 박막 트랜지스터의 제조방법을 제조공정 순으로 도시한 평면도 및 단면도.
도 5는 도 4에 계속되는 제조공정을 도시한 평면도 및 단면도.
도 6은 도 5에 계속되는 제조공정을 도시한 평면도 및 단면도.
도 7은 본 발명 제2 실시형태의 효과를, 채널 에칭량의 에칭시간 의존성에 의해 도시한 그래프.
도 8은 본 발명 제2 실시형태의 효과를, 채널에 있어서의 에칭 균일성의 에칭시간 의존성에 의해 도시한 그래프.
도 9는 본 발명 제3 실시형태의 박막 트랜지스터의 제조방법을 공정 순으로 도시한 평면도 및 단면도.
도 10은 도 9에 계속되는 제조공정을 도시한 평면도 및 단면도.
도 11은 도 10에 계속되는 제조공정을 도시한 평면도 및 단면도.
도 12는 종래 박막 트랜지스터의 제조방법의 문제가 되는 제조공정을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1, 31, 61, 101 : 유리기판 2, 32, 62, 102 : 게이트 전극
3, 4, 33, 34, 63, 64, 103, 104 : 절연막
5 : a-Si막 6 : n+a-Si막
7, 107 : Cr전극 배선
8, 18, 38, 48, 68, 78, 108 : 레지스트 패턴
15 : 실리콘 아일랜드 17, 47, 87 : 소스 ·드레인 전극 배선
27 : 전극 사이 영역 45, 75 : a-Si 아일랜드
46, 76 : n+a-Si 아일랜드 55, 85 : 아일랜드
58, 88 : 채널부 77 : Cr막 아일랜드
79 : ITO막 패턴 87 : 소스 ·드레인 전극
111 : 잔여부 112 : 필러
본 발명 실시형태의 설명에 들어 가기 전에, 본 발명의 특징을 간략히 설명한다.
본 발명의 박막 트랜지스터의 제조방법에서는, 금속막 및 실리콘막의 적층막에 대한 금속막과 실리콘막의 연속 에칭에 있어서, 상 하층 계면에 형성되는 변질막을 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스, 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스를 사용하는 것을 특징으로 하지만, 여기서는, 특히 CHF3가스 및 O2가스를 포함하는 혼합가스를 사용하며, 특히 O2가스의 함유율이 CHF3가스에 대하여 30 내지 500%의 혼합가스를 사용한 경우에 관해서 설명한다.
이 변질막을 에칭 제거하는 프로세스를 추가함으로써, 금속막과 실리콘막의 적층막의 에칭을 매끈하고, 균일성, 재현성이 양호한 연속 에칭을 가능하게 하는 것을 특징으로 한다.
또한, 그 드라이 에칭 프로세스에 있어서, 에칭시에 노출되어 있는 하층막에 대하여 변질막을 선택적으로 에칭 제거하는 RF 파워, 압력조건을 채용함으로써, 변질막의 에칭 제거중에 하층 실리콘막도 일부 동시에 에칭되는 것을 억제(하층 실리콘막의 막 감소 등이 작아진다.)하면, 그 후의 하층 실리콘막의 에칭시에는, 하층 실리콘막에 대하여 단독으로 에칭량, 균일성 제어가 가능하게 된다.
적층막의 상층에 이용되는 금속막의 예로서, ① Cr막, ② 투명 도전막 등(이하, ITO막이라고 부른다.)을 들 수 있다. 이 경우의 변질막으로서는, 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등을 들 수 있다.
또한, 플루오르계 가스로서 CHF3가스를 사용하는 경우에는, 예를 들면, 실리콘막 아래의 게이트 절연막 등을 구성하는 질화막에 대한 에칭 선택성도 취할 수 있기 때문에, 주변에 질화막이 노출된 패턴으로 상기 변질막의 에칭 제거 프로세스를 행할 수도 있다.
다음에, 본 발명의 제1 실시형태의 실리콘막 및 금속막의 적층막 에칭방법에 관하여 도 1 내지 도 3을 이용하여 설명한다. 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 X-X'에 따른 단면도이다.
최초로, 유리기판(1)의 표면에, 게이트 전극(2)이 되는 알루미늄막을 스퍼터 성막 및 포토리소그래피에 의해 형성된다.
게다가, 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(3)을 약 100nm, 또한, 그 위에, 실리콘 질화막(SiNx)으로 이루어지는 절연막(4)을 약 350nm, 비정질 실리콘(a-Si) 박막(5)을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막(6)을 약 30nm의 두께로 차례로 퇴적된다. 또한, 스퍼터법으로 Cr막(7)을 약100nm 형성한다.
다음에, 포토리소그래피법으로 형성된 레지스트 패턴(8)을 마스크로서, Cr막을 패터닝하여 Cr전극 배선(7)을 형성하지만, 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는, Cl2/O2/He= 150/300/200(가스 혼합조건, 단위: cc/min), 20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다(도 1).
그 후 다시, Cr전극 배선(7)을 셀프 얼라인먼트용의 마스크로서, n+a-Si박막(6)의 모든 막 두께 및 a-Si박막(5)의 일부인 약 20nm을 드라이 에칭에 의해 제거한다. 이 경우의 에칭처리에 관해서, 이하에 상세히 설명한다.
우선, 1스텝째에, n+a-Si박막(6)의 노출 표면상의 Cr막의 잔여부, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거하기 위해, 본 발명의 특징인 CHF3가스 및 O2가스를 포함하는 혼합가스를 이용하여, 이하의 조건으로 에칭처리한다.
가스: CHF3/O2/He= 200/200/100sccm
압력: 10Pa
파워: 1000W
처리시간: 30초
또한, 상기에 나타낸 CHF3가스 및 O2가스의 구체적인 가스 유량은, 한 예로서, 발명자들의 다양한 실험으로부터, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위 또한, 바람직하게는 80 내지 300%의 범위의 혼합가스라면, n+a-Si박막(6)의 노출 표면상의 잔여부를, 상기 혼합가스에 의한 에칭과 동일하게 제거할 수 있는 것이 판명되었다. 계속해서, 2스텝째에 n+a-Si박막(6)의 모든 막 두께 및 a-Si박막(5)의 일부인 약 20nm을 제거하기 위해, 예로서,
가스: SF6/HCl/He= 150/150/200sccm
압력: 10Pa
파워: 600W
처리시간: 30초
의 조건으로 에칭한다.
또한, 레지스트 패턴(8)의 박리성을 높이기 위해 O2애싱처리를 시행하지만, 예로서,
가스: O2= 300sccm
압력: 50Pa
파워: 1000W
처리시간: 60초
의 조건을 이용한다. 그 후, 레지스트 패턴(8)을 웨트 박리 처리한다.
다음에, 다시 포토리소그래피법으로 레지스트 패턴(18)을 형성하고a-Si박막(5)의 잔여부를 줄무늬 모양으로 드라이 에칭함으로써 TFT를 구성하는 실리콘 아일랜드(15)를 형성한다.
이 때, 레지스트 패턴(18)은, Cr전극 배선(7)의 소스 ·드레인 전극(17)간의 전극 사이 영역(27)(박막 트랜지스터의 채널부)을 적어도 덮도록 형성되고(도면중 실선으로 도시한다), 레지스트 패턴(18)에 덮이지 않은 a-Si박막(5)은, 소스 ·드레인 전극(17)을 마스크로서 에칭 제거된다. a-Si박막(5)을 에칭할 때, 소스 ·드레인 전극(17)이 마스크가 되는 소스 ·드레인 전극(17)의 영역은, 에칭 가스에 노출되어 손상을 적지 않게 받기 때문에, 이 손상을 막기 위해 보다 바람직한 형으로 도면중 일점쇄선으로 도시한, 소스 ·드레인 전극(17), Cr전극 배선(7) 및 전극 사이 영역(27)(그물 패턴으로 도시한다)을 완전히 덮는 레지스트 패턴을 이용하는 것도, 본 실시형태의 변형예로서 적용 가능하다.
이 때의 드라이 에칭처리는 예를 들면,
가스: SF6/HCl/He=150/150/200sccm
압력: 10Pa
파워: 1000W
처리시간: 100초
의 조건으로 행한다(도 3).
그 후, 레지스트 패턴(18)을 웨트 박리처리하고, 또한, 플라즈마 CVD법으로 SiNx 막을 성막하고, 포토에칭 프로세스에 의해 패터닝하고, SiNx막을 보호막으로함으로써 TFT부 및 금속 Cr막 전극 배선이 형성된다(도시 생략).
본 발명의 제1 실시형태의 효과로서, 우선 제1, 금속막과 실리콘막의 계면에 형성되는 변질막을 완전히 에칭 제거하는 프로세스를, 실리콘막(a-Si박막(5) 및 n+a-Si박막(6))의 에칭처리 전에, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스에 의해 행함으로써 이종막 사이에 형성되어 에칭을 소외하는 변질막(금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등)이 모두 제거되기 때문에, 상층의 금속막의 에칭 후에 행하는 하층의 실리콘막의 에칭에 있어서, 매끈하고, 균일성이 좋은 에칭이 가능하게 된다.
다음에, 본 발명의 제2 실시형태의 제1 실시예에 관하여, 도 4 내지 도 8을 참조하여 설명한다. 도 4 내지 도 6의 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 Y-Y'에 따른 단면도이다.
본 실시형태의 에칭방법에서는, 역 스태거 구조의 TFT 제조공정을 대상으로 하지만, 백 채널 에칭 전처리에 소스 ·드레인 전극이 되는 금속과 오믹 실리콘층의 계면에 생성되어 에칭의 소외 요인이 되는 변질막, 즉 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등을 동시에 제거하고, 또한, 에칭 대상이 아닌 실리콘 질화막에 대해서는 에칭 선택성을 갖는 에칭처리로서, CHF3/O2가스계로, O2가스의 함유율이 CHF3에 대하여 30 내지 500%의 범위가 되는 혼합가스를 이용한 드라이 에칭처리를 이용한다.
이와 같이 오믹 실리콘층 표면의 에칭 소외 요인을 제거한 후의 백 채널 에칭처리에서는 에칭 균일성, 재현성이 향상된다.
또한, 상기의 혼합가스에 있어서, 특히, O2가스의 함유율이 CHF3에 대하여 80% 이상 포함되는 혼합가스를 이용하면, 표면 변질층을 완전히 제거할 수 있으며, 백 채널 에칭처리가 대폭으로 향상된다.
본 실시형태의 제1 실시예에서는, 이하의 점에서 종래 예에 비교하여, 이점이 있다.
우선 제1, 이 CHF3가스에 의한 처리의 경우, 다른 플루오르계 가스(CF4, SF6등) 사용의 경우에 비교하여, 질화막의 에칭 선택성이 크고, 백 채널 에칭시에, 주변에 노출되는 질화막 등의 절연막은, 에칭되지 않고 주변부에 악영향을 주지 않는 에칭인 점에서 효과가 발견된다.
제2, 종래 예의 플루오르계 가스(CF4) 사용의 경우에는, 백 채널 에칭처리중에 소스 ·드레인 금속막을 보호하는 PR(레지스트)막의 에칭이 크고, 백 채널 에칭중에 소스 ·드레인 금속막이 에칭 손상을 받기 쉽다고 하는 문제점이 있으나, CHF3가스 사용의 경우에는 PR막에 대한 선택성(PR막을 에칭하지 않는 에칭 선택성)이 크고, 소스 ·드레인 금속막에 에칭 손상을 미치게 하지 않은 점에서 효과가 발견된다.
이상 2점이, 종래의 다른 플루오르계 가스(CF4, SF6등) 사용의 경우에 비교하여 유리하다.
본 실시형태의 제1 실시예의 백 채널 에칭 처리공정 전에, CHF3/O2가스계에서, O2가스의 함유율을 CHF3에 대하여 30% 이상 포함되는 혼합가스를 이용한 드라이 에칭처리하는 방법을 이용한 박막 트랜지스터의 제조방법에 관하여, 도 4 내지 6을 이용하여 설명한다. 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 Y-Y'에 따른 단면도이다.
최초로, 유리기판(31)의 표면에, 게이트 전극(32)이 되는 알루미늄막을 스퍼터 성막 및 포토리소그래피에 의해 형성한다.
게다가 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(33)을 약 100nm, 또한, 그 위에, 실리콘 질화막(SiNx)으로 이루어지는 절연막(34)을 약 350nm, 비정질 실리콘(a-Si) 박막을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막을 약 30nm의 두께로 차례로 퇴적한다. 그 후, n+a-Si 박막과 a-Si 박막을 동일한 마스크 패턴으로 에칭하고, a-Si TFT의 활성영역을 줄무늬로 분리시키고, n+a-Si 아일랜드(46) 및 a-S아일랜드(45)로 이루어지는 아일랜드(55)를 형성한다(도 4).
또한, 스퍼터법으로 Cr막을 약 100nm 형성하고, 포토리소그래피법으로 형성한 레지스트 패턴(48)을 마스크로서, Cr막을 패터닝하고 소스 ·드레인 전극 배선(47)을 형성하지만, 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는, Cl2/O2/He=150/300/200(가스 혼합조건, 단위: cc/min),20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다(도 5).
또한, 레지스트막의 박리성을 높이기 위해,
가스: O2=300sccm
압력: 50Pa
파워: 1000W
처리시간: 60초
의 조건의 O2애싱처리를 행한다. 그 후, 레지스트 패턴(48)을 웨트 박리처리한다.
다음에, n+a-Si 아일랜드(46)의 노출 표면상의 전극 금속, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거하기 위해, 본 실시형태의 제1 실시예의 특징인 백 채널부의 에칭 전처리로서, CHF3/O2를 주로 포함하는 플라즈마 가스처리를 행한다. 처리조건은,
가스: CHF3/O2/He=100/100/50sccm
압력: 30Pa
파워: 500W
처리시간: 20초
로서, 에칭 전처리한 후, 채널부의 에칭처리를 행한다. 채널부의 에칭처리 조건으로서,
가스: SF6/Cl2= 50/100sccm
압력: 30Pa
파워: 500W
처리시간: 60초
를 이용한다.
여기까지의 방법에 있어서는, n+a-Si 아일랜드(46)의 노출 표면상의 잔여부와, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부를 제거하기 위해 각각 가스 조건이 다른 2스텝의 에칭에 의해 행하였지만, 다음의 에칭조건을 이용하면, n+a-Si 아일랜드(46)의 노출 표면상의 잔여부와, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부의 합계 150nm을 한번에 에칭처리 및 제거하고, 채널부(58)를 형성하는 것도 가능하다.
또한, 이 한번에 에칭처리 및 제거하는 방법은, 후술하는 제2 실시형태의 제2 실시예와 같이, Cr 에칭 직후에 행하는 경우에 대해서도, 적용할 수 있는 것은 말할 필요도 없다.
가스: CHF3/O2=100/100sccm
압력: 30Pa
파워: 500W
처리시간: 100초
상기에 나타낸 CHF3및 O2의 구체적인 가스 유량은 일례이며, 필자들의 다양한 실험에서, O2가스의 CHF3가스에 대한 함유율이 30 내지 50O%의 범위, 보다 바람직하게는 80 내지 300%의 범위의 혼합 가스라면, 이와 같이 한번의 에칭에 의해, n+a-Si 아일랜드(46)의 노출 표면상의 잔여부와, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부를 제거하는 것이 가능하다.
다음에, 제2 실시형태의 제2 실시예로서, CHF3가스와 CHF3가스에 대하여 30 내지 500%의 범위, 보다 바람직하게는 80 내지 300%의 범위의 함유율의 O2가스를 주로 포함하는 혼합가스 플라즈마로 처리하는 방법을 Cr 에칭 직후에 행하는 경우에 관해서 설명한다. 제조공정은 제1 실시예와 거의 같기 때문에, 실시예 1의 설명에 이용한 도 4 내지 도 6을 참조하여 설명한다.
이 경우, 스퍼터법으로 Cr막을 형성한 후, 소스 ·드레인 전극 배선(47)을 웨트 에칭 또는, 드라이 에칭으로 형성하기(도 5) 까지는 제1 실시예와 동일하지만, 그 후 레지스트막의 박리성을 높이기 위한 02애싱처리 및 박리처리를 행하기 전에, 본 실시예의 특징인 처리로서, CHF3/O2를 주로 포함하는 플라즈마가스 처리를 행한다. 처리조건은,
가스: CHF3/O2/He=100/100/50sccm
압력: 30Pa
파워: 500W
처리시간: 20 내지 60초를
이용한다. 이로써, n+a-Si 아일랜드(46)의 노출 표면상의 전극 금속, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거할 수 있다.
그 후, 레지스트막의 박리성을 높이기 위한 02애싱처리를 행하고, 포토레지스트 패턴(48)을 웨트 박리처리한다.
이 후의 채널부의 에칭처리는, 조건으로서,
가스: SF6/Cl2= 50/100sccm
압력: 30Pa
파워: 500W
처리시간: 60초를
이용한다. 이로 인하여 제1 실시예와 같이, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부의 합계 150nm을 에칭 제거하고, 채널부(58)를 형성한다(도 6).
본 실시형태의 효과로서, 우선 제1, 백 채널부의 에칭 전처리, 또는 백 채널 에칭처리 자체에, CHF3/O2가스계에서, O2가스의 함유율이 CHF3가스에 대하여 30 내지 500%의 범위, 보다 바람직하게는 80 내지 300%의 범위의 혼합가스를 이용한 드라이 에칭처리를 이용함으로써 소스 ·드레인 전극이 되는 금속과 오믹 실리콘층의 계면에 생성되고, 에칭의 소외 요인이 되는 변질막, 즉 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등을 동시에 제거하는 것으로 오믹 실리콘층 표면의에칭 소외 요인을 모두 제거한 후 또는 동시에 백 채널 에칭처리하도록 했기 때문에, 백 채널 에칭의 균일성, 재현성이 비약적으로 향상된다.
도 7에, 본 실시형태의 백 채널 에칭 전처리에, CHF3/O2가스계에서, O2가스의 함유율이 CHF3가스에 대하여 10O% 포함되는 혼합가스(즉 CHF3/O2/He= 100/100/50sccm)를 이용한 드라이 에칭처리를 행한 경우와 행하지 않은 경우의 채널 에칭시간과 에칭량의 관계를 도시한다.
또한, 도 8에, 본 실시형태의 백 채널 에칭전처리에, CHF3/O2가스계로, O2가스의 함유율이 CHF3가스에 대하여 100% 포함되는 혼합가스(즉 CHF3/O2/He= 100/100/50sccm)를 이용한 드라이 에칭처리를 행한 경우와 행하지 않은 경우의 채널 에칭시간과 채널에 있어서의 에칭 균일성을 도시한다.
제2 효과로서, 본 실시형태의 처리에 사용하는 플루오르계 가스로서, CF4, SF6등이 아니라, CHF3가스를 선택함으로써, 백 채널 에칭시에 에칭 대상이 아닌 주변부의 실리콘 질화막에 대해서는 높은 에칭 선택성을 갖게 할 수 있기 때문에, 주변부에 악영향, 손상을 주지 않는 채널부만의 선택적 처리가 가능하다. CF4, SF6등을 이용한 경우에는, 이 선택성이 없고, 주변부에 큰 악영향, 손상을 주고, TFT 특성, 소자 성능(절연막 내압 등)이 열화하는 문제가 생긴다.
다음에, 본 발명의 제3 실시형태에 관하여, 도 9 내지 11을 참조하여 설명한다. 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 Z-Z'에따른 단면도이다.
최초로, 유리기판(61)의 표면에, 게이트 전극(62)이 되는 알루미늄막을 스퍼터 성막 및 포토리소그래피에 의해 형성된다.
게다가, 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(63)을 약 100nm, 또한, 그 위에, 실리콘 질화막(SiNx)으로 이루어지는 절연막(64)을 약 350nm, 비정질 실리콘(a-Si) 박막(65)을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막(66)을 약 30nm의 두께로 차례로 퇴적한다. 또한, 스퍼터법으로 Cr막을 약 100nm 형성한다.
다음에, 포토리소그래피법으로 형성한 레지스트 패턴(68)을 마스크로서, Cr막, n+a-Si박막(66), a-Si박막(65)을 차례로 에칭 제거하고 위에서부터 차례로 Cr막 아일랜드(77), n+a-Si 아일랜드(76), a-Si 아일랜드(75)로 이루어지는 아일랜드(85)를 형성하지만 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는 Cl2/O2/He=150/300/200(가스 혼합조건, 단위: cc/min), 20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다(도 9).
그 후, 레지스트 패턴(68)을 웨트 박리처리한다. 계속해서, 스퍼터법으로 ITO막을 형성한 후, 다시 레지스트 패턴(78)을 이용하여 ITO막 패턴(79)을 형성한다(도 10).
또한, 그 ITO막 패턴(79)을 셀프 얼라인먼트 마스크에 이용하고, 하층의 Cr막 아일랜드(77)를 패터닝하여, Cr전극 배선을 형성하지만, 이 패터닝에는 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하는지 또는, Cl2/O2/He= 150/300/200(가스 혼합조건, 단위: cc/min), 20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다. Cr전극 배선은, TFT부의 a-Si 아일랜드(77)의 위에 있어서는, 소스 ·드레인 전극(87)을 구성한다.
또한, 그 소스 ·드레인 전극(87)을 셀프 얼라인먼트에 이용하고, 하층의 n+a-Si 아일랜드(76)의 모든 막 두께 및 a-Si 아일랜드(77)의 일부를 드라이 에칭함으로써 TFT의 채널부(88)를 형성한다.
이 채널부(88)를 형성할 때 에칭처리시에는, 1스텝째에 예를 들면,
가스: CHF3/O2/He= 180/180/100sccm
압력: 10Pa
파워: 1000W
처리시간: 20초
의 조건을 이용하여, 2스텝째에 예를 들면,
가스: SF6/HCl/He= 150/150/200sccm
압력: 10Pa
파워: 1000W
처리시간: 30초
의 조건을 이용한다. 그 후, 레지스트 패턴(78)을 웨트 박리처리한다(도 11).
또한, 플라즈마 CVD법으로 SiNx막을 성막하고, 포토에칭프로세스에 의해 패터닝하고, SiNx막을 보호막으로 함으로써 TFT부 및 금속 Cr막 전극 배선이 형성된다(도시 생략).
이와 같이, Cr막 위에 ITO막을 적층한 구조에 대해서도, CHF3/O2가스계의 혼합가스를 이용하여, Cr전극 배선 형성 후에 n+a-Si박막의 표면의 잔여부를 제거함으로써, 하층의 실리콘막의 에칭에 있어서, 매끈하고, 균일성이 좋은 에칭이 가능하게 된다.
이 제3 실시형태의, 금속막 위에 ITO막을 적층한 구조에 있어서, 패터닝한 ITO막을 마스크로서 금속막 및 그 아래의 실리콘막을 에칭하는 방법을, 이미 설명한 제1, 2의 실시형태의 구조에 대해서도 적용할 수 있는 것은 물론이며, 제1, 2의 실시형태에 있어서의 금속막 및 그 아래의 실리콘막을 에칭하는 방법을, 금속막 위의 패터닝된 ITO막을 마스크로서 금속막 및 그 아래의 실리콘막을 에칭하는 방법으로 치환할 수 있는 제조방법이라면, 본 발명의 제1, 2의 실시형태의 변형예로서의 에칭방법으로서 채용할 수 있는 것은 물론이다.
최후로, 상술한 다양한 본 발명의 실시형태 및 실시예는, 그들을 서로 조합시켜 여러가지의 본 발명의 별도의 실시형태로 하는 것도 가능하다는 것은 물론이다.
상술한 바와 같이, 본 발명의 박막 트랜지스터의 제조방법에 의하면, 실리콘막 및 금속막의 적층막에 대하여 금속막을 패터닝한 후, 금속막과 실리콘막의 계면에 형성되는 변질막을 완전히 에칭 제거하는 프로세스를, 실리콘막의 에칭처리 전에 CHF3/O2가스계에서 O2가스의 함유율이 CHF3에 대하여 30 내지 500%의 범위, 보다 바람직하게는 80 내지 300%의 범위가 되는 혼합가스를 이용하여 에칭함으로써, 이종막 사이에 형성되어 에칭을 소외하는 변질막(금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등)이 모두 제거되어, 상층의 금속막의 에칭 후에 행하는 하층의 실리콘막의 에칭에 있어서, 매끈하고, 균일성, 선택성이 좋은 에칭이 가능하게 된다.
Claims (23)
- 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하고, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부를 따라 에칭하는 박막 트랜지스터의 제조방법에 있어서,상기 금속 배선을 형성하는 공정과 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부를 따라 에칭하는 공정과의 사이에, 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 기판의 윗쪽에 실리콘막 및 금속막을 차례로 퇴적하고, 상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막 위에 있어서 전극의 양 단부를 구성하기 위해 분리되며, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 박막 트랜지스터의 제조방법에 있어서,상기 금속막이 적어도 상기 실리콘막 위에 있어서 전극의 양 단부를 구성하기 위해 분리되는 공정과 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정과의 사이에, 적어도 H(수소)와 F(플루오르)의 원소를포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서,적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 2항에 있어서,상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리되는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서,적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항중 어느 한 항에 있어서,상기 혼합가스가, CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항중 어느 한 항에 있어서,상기 혼합가스가, CHF3가스와 O2가스를 포함하는 혼합가스일 때, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항중 어느 한 항에 있어서,상기 혼합가스가, CHF3가스와 O2가스를 포함하는 혼합가스일 때, O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항중 어느 한 항에 있어서,상기 혼합가스는, CHF3가스와 O2가스에 He가스를 가함으로써 구성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하고, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부를 따라 에칭하는 박막 트랜지스터의 제조방법으로서,상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부를 따라 에칭하는 공정이, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 CHF3가스 및 O2가스의 혼합가스로 에칭함으로써 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 기판의 윗쪽에 실리콘막 및 금속막을 차례로 퇴적하고, 상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막 위에 있어서 전극의 양 단부를 구성하기 위해 분리되며, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 박막 트랜지스터의 제조방법으로서,상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정이, 상기 전극 사이에 노출된 상기 실리콘막을 CHF3가스 및 O2가스의 혼합가스로 에칭함으로써 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 10항에 있어서,상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막 위에 있어서 전극의 양 단부를 구성하기 위해 분리되는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 9항 내지 제 12항중 어느 한 항에 있어서,상기 혼합가스는, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 9항 내지 제 12항중 어느 한 항에 있어서,상기 혼합가스가, O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항 및 제 9항 내지 제 12항중 어느 한 항에 있어서,상기 혼합가스에 의해, 상기 실리콘막을 에칭하는 공정에 있어서, 상기 실리콘막 외에 절연막의 표면이 상기 혼합가스에 노출되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 15항에 있어서,상기 절연막은, 실리콘 질화막(SiNx)인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항 및 제 9항 내지 제 12항중 어느 한 항에 있어서,상기 실리콘막은, 아래로부터 차례로 논도프 실리콘막, 도프 실리콘막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항 및 제 9항 내지 제 12항중 어느 한 항에 있어서,상기 금속막을 패터닝하는 공정이, 상기 금속막 위에 형성된 투명 도전막의 패턴에 따라 상기 금속막을 에칭함으로써 행하여지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1항 내지 제 4항 및 제 9항 내지 제 12항중 어느 한 항에 있어서,상기 금속막이, Cr막 또는 투명 도전막인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 5항에 있어서,상기 혼합가스는, CHF3가스와 O2가스에 He가스를 가함으로써 구성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 13항에 있어서,상기 혼합가스에 의해, 상기 실리콘막을 에칭하는 공정에 있어서, 상기 실리콘막 외에 절연막의 표면이 상기 혼합가스에 노출되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 14항에 있어서,상기 혼합가스에 의해, 상기 실리콘막을 에칭하는 공정에 있어서, 상기 실리콘막 외에 절연막의 표면이 상기 혼합가스에 노출되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 16항에 있어서,상기 실리콘막은, 아래로부터 차례로 논도프 실리콘막, 도프 실리콘막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP??2000-089379? | 2000-03-28 | ||
| JP2000089379A JP3425925B2 (ja) | 2000-03-28 | 2000-03-28 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040076956A Division KR100578611B1 (ko) | 2000-03-28 | 2004-09-24 | 박막 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010093694A true KR20010093694A (ko) | 2001-10-29 |
| KR100467289B1 KR100467289B1 (ko) | 2005-01-24 |
Family
ID=18605148
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0015667A KR100467289B1 (ko) | 2000-03-28 | 2001-03-26 | 박막 트랜지스터의 제조방법 |
| KR1020040076956A KR100578611B1 (ko) | 2000-03-28 | 2004-09-24 | 박막 트랜지스터의 제조방법 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040076956A KR100578611B1 (ko) | 2000-03-28 | 2004-09-24 | 박막 트랜지스터의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3425925B2 (ko) |
| KR (2) | KR100467289B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100986907B1 (ko) * | 2008-09-22 | 2010-10-08 | 하이디스 테크놀로지 주식회사 | 액정 디스플레이 패널 제조방법 및 그에 의해 제조된 액정 디스플레이 패널 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7618898B2 (en) | 2004-03-31 | 2009-11-17 | Nec Corporation | Method and apparatus for forming contact hole |
| JP5578389B2 (ja) | 2006-05-16 | 2014-08-27 | Ｎｌｔテクノロジー株式会社 | 積層膜パターン形成方法及びゲート電極形成方法 |
| JP5101059B2 (ja) * | 2006-07-28 | 2012-12-19 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体 |
| TWI469223B (zh) | 2007-09-03 | 2015-01-11 | Semiconductor Energy Lab | 薄膜電晶體和顯示裝置的製造方法 |
| CN102820224A (zh) * | 2011-06-09 | 2012-12-12 | 上海中科高等研究院 | 用于tft干刻工艺中的界面层处理方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3431128B2 (ja) * | 1998-08-05 | 2003-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-03-28 JP JP2000089379A patent/JP3425925B2/ja not_active Expired - Lifetime
-
2001
- 2001-03-26 KR KR10-2001-0015667A patent/KR100467289B1/ko not_active IP Right Cessation
-
2004
- 2004-09-24 KR KR1020040076956A patent/KR100578611B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100986907B1 (ko) * | 2008-09-22 | 2010-10-08 | 하이디스 테크놀로지 주식회사 | 액정 디스플레이 패널 제조방법 및 그에 의해 제조된 액정 디스플레이 패널 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001274411A (ja) | 2001-10-05 |
| KR100467289B1 (ko) | 2005-01-24 |
| KR100578611B1 (ko) | 2006-05-10 |
| KR20040088013A (ko) | 2004-10-15 |
| JP3425925B2 (ja) | 2003-07-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| A107 | Divisional application of patent | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20131218 Year of fee payment: 10 |
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| FPAY | Annual fee payment |
Payment date: 20141230 Year of fee payment: 11 |
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| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 12 |
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