KR20010091898A

KR20010091898A - 반도체 칩 패키지

Info

Publication number: KR20010091898A
Application number: KR1020010008576A
Authority: KR
Inventors: 목로렌스셩웨이
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2000-03-13
Filing date: 2001-02-21
Publication date: 2001-10-23
Also published as: CN1313637A; CN1165079C; TW579555B; JP3447051B2; JP2001298131A

Abstract

본 명세서에는 칩의 표면으로부터 커버로의 직접 용융 부착 열 경로(direct fused attachment thermal path)가 구성되는 칩 패키징 구조 원리(chip packaging structural principle)가 제공된다. 칩의 표면상의 열 경로 위치에는 용융 부재가 제공된다. 커버상의 열 경로 위치는 낮은 열 임피던스 접속 상태로 커버에 부착된, 길이를 갖는 높은 열 전도성 경로 부재의 커버 접촉 단을 구비하는데, 커버가 칩 위에 위치하는 때, 높은 열 전도성 부재의 칩 접촉 단(chip contacting end)은 칩의 표면 상의 칩 접촉 용융 부재와 접촉 상태에 있게 된다. 이후에, 용융 부재 및 높은 열 전도성 부재의 칩 접촉 단을 용융시키기 위해 저온 작동 및 휴지(low temperature excursion and dwell)가 행해지며, 이에 의해 칩의 표면으로부터 커버로 직접적인 낮은 열 임피던스가 제공된다. 원하는 만큼 많은 열 경로용 용융 부재가 증착될 수 있다. 높은 열 전도성 부재는 포스트 또는 볼(posts or ball)들과 같은 적절한 형태가 될 수 있고 적합한 전도성에 대해 선택된다. 용용 부재용 재료로는 낮은 온도에서 만족할만한 본딩을 제공하는 특성을 가진것이 선택된다. 칩에서의 열 생성으로 인한 응력은 열 경로를 위치고정하고 칩과 커버 사이에 응력 안정화 부재를 이용함으로써 완화된다.

Description

반도체 칩 패키지{CHIP PACKAGE WITH AN INTERNAL STRUCTURE FOR EFFICIENT HEAT TRANSFER}

본 발명은 반도체 집적 회로 칩 패키징(semiconductor integrated circuit chip packaging)에 관한 것으로, 특히 칩으로부터 패키지의 외부 커버로의 직접 열전달 경로(thermal transfer pathway)를 갖는 반도체 칩 패키징에 관한 것이다.

반도체 칩을 위한 밀도 및 전력 사양이 발전됨에 따라, 칩으로부터 생성된열을 제거하고 생성된 열을 칩 패키지 외부로 전달시킬 수 있는 필요성이 증가한다. 현 기술 상태에서 생성된 전력은 대략 50와트(watts)이지만 미래에는 대략 200와트가 요구될 것으로 예상된다 . 기술이 발전함에 따라, 현 패키징 기술에서는 국소 영역 고온점들(locallized area hot spots)을 최소화시키면서 생성된 열을 전달할 수 있는 능력이 요구되고 있다.

칩 패키징의 목적은 가장 단순한 패키징 구조를 통해 최대 열전달을 제공하는데 있다. 즉, 구조 및 어셈블리를 단순화시키는데 있다.

현기술 상태에서의 반도체 칩 패키징 기술은 어셈블리의 복잡도를 증가시키는 상당히 부가된 열 방출 구조를 수반한다.

집적 회로 칩으로부터 반도체 패키지의 커버로 열을 전달하는 열 전도성 액체(thermally conductive liquid)를 사용하는 실시예가 있다. 열 전도성 액체는 칩과 커버 사이의 갭(gap)에 위치하고 이는 액체를 수용하고 칩을 보호하기 위해 추가적인 구조를 필요로 한다. 이 기술의 실시예는 미국 특허 4,323,914에 도시된다.

어셈블리 시 열 접속 부재(thermal connection members)의 가압을 통해 영구적으로 물리적 변형된 칩과 커버 사이의 기계적 열 접속(mechanical thermal connection)을 사용하는 다른 실시예가 있다. 구조, 특히 칩에 대한 가압에 따른 유해한 효과 및 기계적 결합의 변형으로 인한 열 저항은 본 기술에서 고려해야할 사항이다. 이 실시예는 미국 특허 제 5,786,635에서 기술된다.

칩과 커버 사이에 위치하고 어셈블리 이후에도 그대로 남게 되는솔더(solder)와 같은 용융성 칼럼(fusible columns)을 위치고정시키고 지지하는 폴리머 막 타입 구조 요소(structural element)를 이용하는 실시예도 있다. 커버 아래에 어셈블리 이후에 남아 있는 그러한 구조 요소의 존재는 본 기술에 있어서의 고려사항이다. 본 실시예는 Research Disclosure,No.332, Dec.1991에 도시된다.

열 경로에서의 압축과 공기 냉각에 대한 능력을 제공하는 결합 성형된 금속 커버(a combined shaped metal cover)를 사용하는 또 다른 실시예가 있다. 그 실시예는 Research Disclosure,No.321, January 1991에 개시되어 있다.

칩으로부터 커버 및 주변(ambient)으로 열을 전달함에 있어 낮은 열 임피던스를 갖는 무가압 칩 패키징 기술(a pressure free chip packaging technology)에 대한 필요성이 본 기술 분야에 존재한다.

칩의 표면으로부터 커버로의 직접 용융 부착 열 경로(direct fused attachment thermal path)가 구성되는 칩 패키징 구조 원리가 제공된다. 칩의 표면상의 열 경로 위치에 용융 부재(fusion member)가 제공된다. 커버상의 열 경로 위치는 낮은 열 임피던스 접속 상태로 커버에 부착된, 길이를 갖는 높은 열 전도성 경로 부재의 커버 접촉 단을 구비하는데, 커버가 칩 위에 위치하는 때, 높은 열 전도성 부재의 칩 접촉 단(chip contacting end)은 칩의 표면상의 칩 접촉 용융 부재(chip contact fusion member)와 접촉 상태에 있게 된다. 이후에, 용융 부재와 높은 열 전도성 부재의 칩 접촉 단을 용융시키기 위해 저온 작동 및 휴지(lowtemperture excursion and dwell)가 행해지며, 이에 의해 칩의 후면으로부터 커버로 직접적인 낮은 열 임피던스가 제공된다. 원하는 만큼 많은 수의 열 경로용 용융 부재가 증착될 수 있다. 높은 열 전도성 부재는 포스트(posts) 또는 볼(ball)들과 같은 알맞은 형태가 될 수 있고 적합한 전도도에 대해 선택된다. 용융 부재용 재료로는 낮은 온도에서 만족할만한 본딩(bonding)을 제공하는 특성을 갖는 재료가 선택한다. 칩에서의 열 생성으로 인한 응력(stress)은 열 경로를 위치고정시키고 칩과 커버 사이에 응력 안정화 부재(stress stabilizing member)를 사용함으로써 완화시킬 수 있다.

도 1은 칩의 표면과 커버 사이에 열 경로(thermal pathways)를 갖는 반도체 칩 패키지의 단면도,

도 2는 칩의 표면과 커버 사이에 열 경로를 갖는 반도체 칩 패키지 부분의 사시도,

도 3은 칩내에 열 생성 위치에 대응하는 구성에서 반도체 칩의 표면상에 도시된 용융 부재 패드의 예시도,

도 4는 열 경로를 위해 1층의 금속 볼층을 이용하는 반도체 패키지의 단면도,

도 5는 도 4의 패키지의 칩 계면(interface)에 대한 볼의 확대 단면도,

도 6은 포스트(posts)가 열 경로로서 사용되는 도 4의 패키지의 칩 계면에 대한 열 경로의 확대 단면도,

도 7은 열 경로가 와이어 본드 어레이 영역(wire bond array area) 내에 칩을 접합시키는 패키지의 실시예를 도시한 도면,

도 8은 열 경로 부재로서의 역할을 하는 패키지 커버와 통합된 금속칼럼(metal colunms)을 가지는 반도체의 실시예를 도시한 도면,

도 9는 개재부(interposer)를 갖는 2층의 금속이 기계적 응력을 감소시키기는데 사용된 반도체 패키지의 단면도,

도 10은 개재부에 의해 분리된 2층의 금속 볼 층을 이용하는 도 9의 열 전달 계면의 확대도.

도면의 주요 부분에 대한 부호의 설명

1: 칩 2: 볼 접촉부

5: 기판 6: 전기적 접속 핀

7: 커버 8: 낮은 열 임피던스 경로

10: 용융 패드 13: 칩 접촉단

131: 솔더 볼 221: 금속 칼럼

집적 회로 칩 패키징에 있어서, 칩의 회로 밀도가 계속 증가하면 할수록, 개개의 디바이스의 크기 및 전력 소비가 작아짐에도 불구하고, 전체 전력 소비는 상당한 와트에 이르고 생성된 열은 칩의 서로 다른 영역에 대해 상이하다. 본 발명에서 있어서는, 응력 제어를 위해, 고온점들에서 부가적인 열 경로를 위한 처리 능력(capability)을 갖는 높은 열 전달을 가능하게 하도록 칩의 후면으로부터 칩 위의 커버로의 직접적인 열 경로가 구성되는 칩 패키징 구조 원리가 제공된다.

본 발명은 전반적으로 도 1, 2 및 3과 관련하여 기술되고 도 1 및 도 2에는 본 발명에서 제공된 커버된 플립 칩(flip chip)의 일부분의 단면도 및 사시도가 제공되고 도 3에는 칩의 후면상에 열 전달 경로 위치의 레이아웃이 예시된다.

도 1 및 도 2를 참조하면, 본 발명은 제 1 실시예로서 플립 칩 타입 기술에적용된 것이 도시되어 있다. 즉, 칩(1)은 그의 전면(front surface:3)상에 전기 접속 볼 접촉 부재(2)를 구비하고, 볼 접촉부(2)는 전기 접속 지지 핀(electrical connecting and supporting pin:6)을 가지는 기판(5)의 상부면(upper surface:40)으로부터 분리되고 칩(1)을 위로 지지하고 있다. 전기 전도체(도시되지 않음)는 볼(2)과 핀(6) 사이의 기판(5) 및 전기 접속부에 의해 지지된다. 커버(7)는 칩(1) 및 기판(5) 어셈블리 위에 위치하고 표면(4)과의 교차부에서 봉인된다. 본 발명은 칩(1)의 고온점들을 제어하기 위해 후면(9) 상의 용융된 열접속부 및 레플리케이션(replication)(8a,8b)을 제공하여 칩(1)의 표면 - 본 실시예에서는 후면(9)임 - 으로부터 커버(7)로 직접적인 낮은 열 임피던스 경로(low thermal impedance path:8)를 제공한다. 낮은 열 임피던스 경로(8)는 낮은 열 임피던스 경로의 잔여부(remainder)로의 용융 계면(fusion interface)의 역할을 하는 후면(9) 상의 용융 패드(10)를 구비한다. 커버(7)의 외부면으로부터 경로(8)를 따라 용융 패드(10)까지의 거리는 도 1 및 도 2의 (8),(8a), 및 (8b)를 대체하는 높은 열 전도성 부재(11)의 길이(length of a high thermal conductivity member)에 의해 정해진다. 높은 열 전도성 부재(11)는 커버(7)의 하부면에 낮은 열 임피던스 접속으로 부착된 제 1 단(12)을 갖는다. 커버(7)가 칩(1)위에 위치하게 될 때, 높은 열 전도성 부재(11)의 칩 접촉 단(13)이 칩의 후면(9)상의 칩 접촉 용융 패드(10)와 접촉 상태에 있도록, 고 전도성 부재의 길이가 정해지게 된다. 이후에, 용융 패드와 높은 열 전도성 부재(11) 및 칩 후면(9)의 칩 접촉 단(13)을 용융시키기 위해 저온 작동 및 휴지가 행해지며, 이에 의해 칩(1)의 후면(9)으로부터 커버(7)로 직접적인 낮은 열 임피던스가 제공된다. 원하는 만큼 많은 열 경로를 위한 용융 패드들은 칩의 후면(9)상에 증착될 수 있다. 높은 열 전도성 부재(11)는 포스트(posts) 또는 볼들과 같은 적절한 형태가 될 수 있고 적합한 전도도에 대해 선택된다. 용융 패드용 재료로는 칩의 동작 온도에서 만족할만한 본딩을 제공하는 특성을 갖는 재료가 선택된다. 칩에서의 열 생성으로 인한 응력은 열 경로를 위치 고정함으로써 완화된다. 칩상의 고온점들을 위한 커버 및 주변(ambient)으로의 열 경로를 제공하는 원리는 비교적 크거나 작은 패드(10)의 레이아웃 중에서 칩(1)의 후면(9) 상에 - 도 3에 도시된 바와 같은 칩(1)의 후면상임 - 상이한 크기 및 밀도의 패드를 이용함으로써 행해질 수 있다는 것은 명백할 것이다. 패드들은 칩 전자 공학 기술이 고온점을 생성할 것으로 예상되는 어떠한 위치에, 그리고 그만큼의 위치에 증착될 수 있음을 분명할 것이다. 패드들(10)은 반드시 격자 패턴(grid pattern)일 필요는 없으며 이들의 크기는 반도체 칩(1)의 국소 열 전달 요건을 맞추기 위해 변경될 수도 있다. 이들은 웨팅(wetting)을 강화하고 확산은 방해하는 다수의 금속층들로 구성될 수 있다. 3층을 사용하는 경우, 반도체(1) 칩 표면(9)으로 용융되는 제 1 층은 티탄 또는 크롬과 같은 점착 촉진제(adhesion promoter)로 구성될 것이고, 제 2 층은 팔라듐 또는 니켈과 같은 정규 금속으로 구성될 것이고, 최외각 층인 제 3 층은 금으로 구성될 것이다.

도 4 내지 도 6에는 높은 열 전도성 부재로서 볼 또는 포스트가 사용되는 제 1 실시예인 플립 칩 기술에 대한 예시가 도시되어 있다. 이들 도면에서 열 경로 부재는 전기 접속이 해칭(hatch)되는 동안 고체로서 도시된다.

도 4를 참조하면, 이전 도면의 높은 열 전도성 부재(12)용으로 1층의 금속볼들을 사용하는 패키지의 단면도가 도시된다. 반도체 칩(111)은 솔더 볼(113)을 이용하여 기판(112)상에 플립-칩 본딩된다. 기판(112)에 대한 외부 접속부는 또 다른 솔더 볼(118) 집합이다. 패키지의 금속 커버(115)는 기판(112)상에서 솔더링되거나 또는 브레이징(brazed)되거나 또는 접착(gluing)된다. 금속 볼의 층(121)은 금속 커버(115)의 내부면 상에 솔더링 되거나 또는 브레이징되고 반도체 칩(111)의 후면상에 위치하는 - 상기 도면의 용융 패드(13)에 대응되는 - 금속 패드(131) 상에 솔더링된다. 커버(115)가 플라스틱으로 구성되는 구조에서 금속 볼(121) 어레이는 플라스틱 커버 안에 내장되고 금속 커버에서와 같이 칩(11)상의 패드(131)로 솔더링된다.

도 4의 금속-볼 계면(metal-ball interface)의 세부 구조가 도 5에 도시된다. 금속 또는 높은 용융점 솔더 합금(high melting point solder alloys)으로 구성되는 금속 볼(121)은 먼저 솔더링 또는 브레이징에 의해 커버(115)의 내부면에 본딩된다. 이후에, 낮은 용융점 솔더 합금층(125)이 금속 볼(121)위에 위치한다. 반도체 칩(111)의 후면상의 금속 패드(131)는 납/주석 합금, 주석/인듐 합금, 인듐 또는 이와 등가물의 다른 낮은 열 용융 온도 솔더 합금(126)으로 피복된다. 어셈블리 동작 동안, 칩을 갖는 패키지는 층들(125,126)의 솔더 재료의 용융점까지 가열된다. 이 층들(125,126,131)의 용융으로 인해 금속 볼(121)은 반도체 칩(111)으로 용융되어 이전 도면의 경로(11)가 형성된다. 이들 층들(125,126)은 표면 요철(surface roughness) 및 평탄도(planarity)에 의해 야기되는 칩 표면과 금속볼 사이의 임의의 불규칙 틈(irregular clearance)을 보상한다. 이 틈은 금속 볼이 낮은 용융점 솔더 합금으로 구성되는 경우에 추가로 보상될 수 있다. 이 경우에, 솔더 층(125) 또는 심지어 층들(125,126)이 제거될 수 있다. 금속 볼(121) 층은 반도체 칩(11)에 필요한 응력 완화(stress relief)를 제공하는데, 이는 반도체 칩(111)과 커버(115)간이 열 팽창 부정합(thermal expansion mismatch)에 의해 야기된다.

도 6을 참조하면, 도 6에는 상기 도면들의 경로(11)를 위해 포스트가 사용된다. 포스트 사용의 주요 이점으로는 칩에 대한 기계적 응력(mechanical stresses)을 감소시키도록 칼럼의 높이가 조절될 수 있는 추가적인 응력 완화를 제공한다는데 있다. 도 6에 있어서, 비교적 높은 용융점을 가지는 구리 또는 솔더 합금과 같은 열 전도성 재료로 구성되는 금속 칼럼(221)은 보다 낮은 용융점을 가지는 솔더 합금(225) 층을 통해 패키지(215)의 금속 커버의 내부면에 솔더링된다. 반도체 칩(211)의 후면은 낮은 용융점 솔더 합금(226)에 의해 피복되는 금속 패드(231) 어레이를 갖는다. 어셈블리 동작동안, 패키지는 솔더 합금(226)의 용융점까지 가열되고, 이에 의해 포스트(221)과 함께 용융되어 칩(211)으로부터 패키지(215) 커버로의 보다 효율적인 열 전달 경로가 제공된다. 구조 변형으로서, 포스트(221)는 구리 또는 구리 텅스텐 합금의 일체로서 커버(215)와 결합될 수 있거나, 또는 이 포스트(221)는 커버(215)의 돌출부의 어레이로부터 만들어 질 수도 있다.

도 1 내지 도 6과 관련하여 제 1 실시예로서 사용된 "플립 칩" 타입의 기술 이외에, 본 발명은 또한 도 7과 관련하여 도시된 와이어 본딩과, 도 8에 도시된 커버를 관통하는 금속 칼럼과 같은 기타 다른 기술에도 유용하다.

도 7을 참조하면, 도 7에는 반도체 칩(310)이 기판(312)의 중앙 캐비티(311)내에 위치하고 본 기술분야에서 잘 알려진 와이어링-본딩 기술에 의해 기판의 표면상의 와이어링(도시되지 않음) 접속되는 볼-그리드-어레이 패키지 하우징(ball-grid-array package housing)의 단면도가 도시된다. 솔더 볼(318) 어레이를 통하여 기판(312)으로부터 외부로 접속된다. 금속 커버(315)는 기판으로 솔더링되거나, 브레이징되거나 또는 접착된다. 금속 볼(321)의 어레이는 커버(315)의 내부면 및 반도체 칩(311)의 활성면(active side:333)상의 금속 패드(331)에 솔더링된다. 전기 절연성이나 열 전도성을 가지는 박막층(332)은 금속 패드(331)와 단락(shorting)을 방지하는 칩의 활성면(333) 사이에서 위치하여 단락을 방지하게 된다.

도 8을 참조하면, 도 8에는 커버와 합체되어 커버를 관통하여 연장되는 금속 칼럼 어레이와 합체된 금속 커버를 이용하는 볼-그리드 어레이 패키지의 단면도가 도시된다. 반도체 칩(411)은 솔더 볼(413)을 이용하여 기판(412)에 플립-칩 본딩되고 기판(412)의 다른면 상의 솔더 볼(413)에 의해 외부 접속이 제공된다. 금속 커버(415)는 기판(412)에 솔더링되거나, 브레이징되거나 또는 접착되어 반도체 칩(411)을 보호한다. 금속 칼럼(421)의 어레이는 금속 커버(415)를 통해 관통되며 각각의 금속 칼럼은 커버(415)를 관통할 시 변형에 의해 고정된 채로 남게되어 각각의 금속 칼럼 중 어느 한쪽 단부가 커버(415)의 외부로 돌출하게 된다. 칼럼들의 위치는 일반적으로 이전 도면들에서 반도체 칩(411)의 후면상에서 사용된 타입의 금속 패드와 정렬된다. 낮은 용융점 솔더 합금 층(426)은 금속 칼럼과 접촉하는 채로 패드를 피복한다. 패키지 어셈블리 동안, 패키지는 솔더 합금의 용융점까지 가열되고 금속 칼럼(421)이 용융 솔더 합금(426)내로 삽입될 때까지 커버(415)가 아래쪽으로 가압된다. 금속 칼럼(421)은 솔더(426)를 통하여 칩(411)과 열 접촉 상태에 있지만 아직까지는 칩에 불필요한 기계적 응력을 가하지는 않는다. 금속 칼럼은 몰딩 또는 소결 방법(molding or sintering methods)에 의해서 금속 커버의 일부로서 일체로 제조될 수 있다. 금속 컬럼은 또한 커버의 그것과는 상이한 재료, 예를 들면 칼럼은 구리로 또는 커버는 구리/텅스텐 합금으로 구성될 수 있다.

전술된 모든 패키징 기술에 있어서, 열 경로 재료의 직경, 길이 및 재료 선택을 변화시킴으로써 칩에 대한 기계적 응력을 추가로 감소시킬 수 있다.

칩에 대한 기계적 응력의 추가의 감소는 그 사이에 개재부(interposer)가 있는 2층으로된 볼 층에 의해 달성될 수 있다. 이러한 구조는 도 10에 도시된 개재부 계면의 확대 세부도와 함께 도 9에서 도시된다.

도 9를 참조하면, 도 9에는 본 기술분야에서는 잘 알려졌지만 본 기술에서는 사용되지 않는 전형적인 핀-그리드-어레이 패키지(pin-grid-array package)가 도시된다. 도 9에서는 칩과 패키지의 커버 사이에서 2층의 금속 볼 구조를 예시하는 실시예로서 이용된다. 도 9에서 기술된 사상은 하나 또는 복수의 칩을 가지는 임의의 다른 반도체 칩 패키지에도 적용될 수 있다. 반도체 칩(511)은 산업 분야에서 통상적으로 실시되는 솔더 볼(513)의 어레이를 이용하여 기판(512)에 플립-칩본딩된다. 기판(512)의 외부면은 접속 핀(514)의 어레이를 갖는다. 금속 커버(515)는 솔더링되거나 브레이징되거나 또는 접착된다. 2층의 금속 볼(516,517)은 개재부(518)에 본딩된다. 계면의 상세한 구조가 도 10에 도시된다. 도 10을 참조하면, 개재부(518)는 양쪽 표면이 재료들(520,521) 층으로 적층된 코어(core) 재료 층(519)으로 구성된다. 외부 층(520,521)들을 서로 접속하는 열 전도성 재료로 충진된 비아들(522)이 존재한다. 비아(522)는 금속 볼(516, 517)과 정렬된다. 층들(520,521) 및 비아들(522)에 바람직한 재료로는 구리가 있다. 비아들(522)이 관통하는 코어 층(523) 재료로는 반도체 칩의 열 팽창 계수와 패키지 커버(515)의 열 팽창 계수 사이에 위치하는 열 팽창 계수를 가지는 인바(invar), 몰리브덴 또는 기타 다른 재료가 있다. 금속 볼(516,517)은 반도체 칩(511) 및 패키지 커버(515) 재료와 부합할 수 있는 임의의 열 전도성 재료가 될 수도 있다. 예를 들면, 이들은 구리, 납/주석 합금, 주속/인듐 합금, 또는 인듐이 될 수 있다. 구리가 사용되는 경우에, 다른 낮은 용융점 솔더 합금 층을 부가하여, 볼을 커버(515)의 내부면 상으로, 그리고 반도체 칩(511)의 상부면(525)상의 금속 패드로 용융시킬 수 있다. 낮은 용융점 솔더 합금이 볼을 위해 사용되는 경우에, 볼은 커버(515)의 내부면으로, 그리고 반도체 칩(511)상의 금속 패드로 직접 솔더링될 수 있다. 금속 층(520,521) 제각각 상의 선택사양적인 마스크 층(527,528)은 도 3에 관련하여 기술된 패턴과 유사한 패턴으로 볼들(516,517)을 개별적으로 분리시키는데 유용하다.

본 명세서에는 낮은 열 임피던스 경로가 칩의 표면상의 위치로부터 커버 및이에 따른 주변으로 직접 제공되는 반도체 집적 칩 패키징 원리가 기술된다.

본 발명에 따르면, 응력 제어를 위해, 칩의 후면으로부터 칩 위의 커버로의 직접적인 열 경로가 제공되어, 고온점들에서 부가적인 열 경로를 위한 처리 능력(capability)을 갖는 높은 열 전달이 가능하게 된다.

Claims

반도체 칩이 커버 아래 위치 및 커버와 인접한 위치에서 전기적으로 접속되는 반도체 칩 패키지에 있어서,

상기 칩에서 생성된 열 전달을 위해, 상기 칩의 표면으로부터 상기 커버로의 적어도 하나의 직접 용융 부착 열 경로(at least one direct fused attachment themal path)를 포함하는

반도체 칩 패키지.
제 1 항에 있어서,

상기 열 경로는 상기 커버에 부착되는 제 1 부분을 가지며 상기 칩의 표면상의 용융 부재(a fusion member)와 함께 용융되는 제 2 부분을 가지는 높은 열 전도성 경로 부재를 포함하는 반도체 칩 패키지.
제 2 항에 있어서,

상기 열 경로는 볼 및 포스트(balls and posts)의 그룹으로부터 선택된 적어도 하나의 부재를 포함하는 반도체 칩 패키지.
제 3 항에 있어서,

상기 볼 및 상기 포스트의 그룹으로부터 선택된 상기 부재는 구리(copper)인 반도체 칩 패키지.
제 3 항에 있어서,

상기 열 경로의 상기 커버로의 부착은 상기 볼 및 포스트의 그룹 중 하나와 상기 커버 사이에 낮은 용융 온도 금속(a low melting temperature metal)을 적어도 증착 및 용융시키는 것인 반도체 칩 패키지.
제 3 항에 있어서,

상기 열 경로의 상기 커버로의 부착은 컬럼 부재의 어느 한 단부(end)가 상기 커버를 적어도 관통하는 것인 반도체 칩 패키지.
제 6 항에 있어서,

상기 컬럼은 구리로 이루어지며 상기 커버는 구리 및 텅스텐의 합금으로 이루어지는 반도체 칩 패키지.
제 3 항에 있어서,

상기 용융 부재는 상기 칩의 표면상에 위치된 적어도 하나의 층의 낮은 용융 온도 금속 패드인 반도체 칩 패키지.
제 8 항에 있어서,

상기 용융 패드는 상기 칩의 상기 표면으로부터 일렬로 제각기 위치하는 티탄 및 크롬의 그룹으로부터 선택된 제 1 층과, 팔라듐 및 니켈의 그룹으로부터 선택된 제 2 층과, 금으로 구성된 제 3 층의 낮은 용융 온도 금속 패드인 반도체 칩 패키지.
절연 기판의 영역은 열 방출 표면(heat radiating surface)을 가지는 적어도 하나의 집적 회로 칩을 지지(support)하고, 주변(ambient)에 노출된 외부면 및 상기 집적 회로 칩의 상기 열 방사 표면에 인접하고 이로부터 분리된 내부면을 갖는 커버 부재를 지지하는 전자 장치의 집적 회로 칩 패키지에 있어서,

상기 집적 회로 칩의 상기 표면상의 열 생성 위치와 상기 커버 부재의 상기 내부면 사이에 적어도 하나의 높은 열 전도성 경로를 포함하는

집적 회로 칩 패키지.
제 10 항에 있어서,

상기 높은 열 전도성 경로는 상기 집적 회로 칩의 상기 표면상에 낮은 용융 온도 금속 용융 부재(a low melting temperature metal fusion member)를 포함하는 집적 회로 칩 패키지.
제 11 항에 있어서,

상기 높은 열 전도성 경로는 볼, 포스트, 칼럼(balls, posts, and colunms) 의 그룹으로부터 선택된 부재를 포함하는 집적 회로 칩 패키지.
제 11 항에 있어서,

볼, 포스트, 칼럼의 그룹으로부터 선택된 상기 높은 열 전도성 경로는 구리로 구성되는 집적 회로 칩 패키지.
제 11 항에 있어서,

상기 집적 회로 칩의 상기 표면상의 상기 낮은 용융 온도 금속 용융 부재는상기 칩의 상기 표면으로부터 일렬로 제각기 위치하는 티탄 또는 크롬의 그룹으로부터 선택된 제 1 층과, 팔라듐 또는 니켈의 그룹으로부터 선택된 제 2 층과, 금으로 구성된 제 3 층의 낮은 용융 온도 금속 패드인 집적 회로 칩 패키지.
제 14 항에 있어서,

볼 및 포스트의 그룹으로부터 선택된 상기 높은 전도성 열 경로의 상기 커버로의 부착은 상기 경로 부재와 상기 커버 사이에 낮은 용융 온도 금속을 적어도 증착 및 용융시키는 것인 집적 회로 칩 패키지.
제 12 항에 있어서,

높은 열 도전성 경로 부재인 상기 칼럼의 상기 커버로의 부착은 상기 칼럼 부재의 어느 한 단부(end)가 상기 커버를 적어도 관통하도록 하는 것인 집적 회로 칩 패키지.
제 16 항에 있어서,

상기 칼럼은 구리로 구성되며 상기 커버는 구리 및 텅스텐의 합금으로 구성되는 집적 회로 칩 패키지.
제 12 항에 있어서,

높은 열 전도성 경로 부재인 상기 칼럼의 상기 커버로의 부착은 몰딩된(molded) 플라스틱으로 이루어진 상기 커버를 포함하고 높은 열 전도성 경로 부재인 상기 컬럼은 상기 커버 내에 내장되는 집적 회로 칩 패키지.
제 16 항에 있어서,

상기 컬럼은 높은 용융점 솔더 합금으로 이루어진 집적 회로 칩 패키지.
제 12 항에 있어서,

상기 높은 전도성 경로 부재는 개재부(interposer)에 의해 분리된 2층의 금속 볼로 구성되는 집적 회로 칩 패키지.