KR20010085274A - 다중포트 메모리를 테스트하기 위한 방법 및 장치 - Google Patents

다중포트 메모리를 테스트하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 특히 하나 이상의 포트가 로직에 개입하는 일없이 직접 액세스할 수 없을 때 다중포트형 메모리를 테스트하기 위한 방법 및 시스템을 제공하는 것이다. 본 발명의 방법 및 시스템은 다중포트형 메모리를 적어도 두 개의 부분으로 분리한 후 직접 액세스할 수 없는 하나 이상의 포트를 테스트하기 위해 사용된다.

Description

다중포트 메모리를 테스트하기 위한 방법 및 장치{A METHOD AND APPARATUS FOR TESTING MULTI-PORT MEMORIES}
본 발명은 일반적으로 메모리의 에러에 대해 테스트하는 방법 및 장치에 관한 것으로, 특히 내장된 메모리의 에러에 대해 테스트하는 방법 및 장치에 관한 것이다.
전자 산업은 더욱 소형화된 장치에서 더욱 고 기능성을 갖을 수 있도록 하는 기술에 대한 최근의 변화에 의해 고무된 발전 상태에 있다. 이러한 발전 상태는 이러한 소형 장치(예컨대, 의학, 모니터링 등)를 위해 사용하는 새로운 발견의 폭발적인 증가뿐만 아니라 현저하게 소형화된 전자 장치에서의 고 기능성화에 기인한다.
이러한 발전은 전자 장치가 우리 사회에서 분리될 수 없는 일부가 되도록 하였다. 소비자는 현재 보다 소형화되고 보다 강력해지며 유례없는 속도로 보다 빨라진 전자 장치를 구입하며 필요로 한다. 이러한 수요는 이전에 유례없는 한계를 능가하도록 전자 산업을 끊임없이 몰아간다.
개선에 대한 적절한 하나의 영역으로는 집적 회로(IC)내에 내장된 메모리를 테스트하는 것이다. 이것은 특히 마이크로프로세서와 통신 장치와 같은 수 많은 어플리케이션에 현재 사용되고 있는 다중포트 메모리에 대해 틀림없는 개선책이다.내장된 다중포트 메모리를 테스트하기 위해 사용된 종래의 방법은 대개 주변의 높은 게이트수 및 순수한 메모리 포트만의 수로 인해 적용할 수 없었다. 특히, 높은 게이트수는 데이터, 어드레스 및 외부 핀으로부터의 제어 신호의 수신에 관련된 문제 때문에 다중포트 메모리 테스트를 불가능하게 또는 대단히 어렵게 완결되도록 만든다. 또한, 순수한 메모리 포트만의 수는 가능한 동시 동작의 수 및 메모리 내부 경로 및 외부 경로에 기인하여 테스트를 대단히 어렵게 만든다.
그러므로, 내장된 메모리 자신의 일부분을 사용하여 내장된 메모리의 무결성을 테스트하는 방법 및 장치를 구비하는 것은 확실히 잇점이 있다. 본 발명은 이러한 방법 및 장치를 제공한다.
본 발명은 특히 하나 이상의 포트가 로직에 개입하는 일없이 직접 액세스할 수 없을 때 다중포트형 메모리를 테스트하는 방법 및 시스템에 관한 것이다. 본 발명의 방법 및 시스템은 다중포트형 메모리를 직접 액세스할 수 없는 하나 이상의 포트를 테스트하기 위한 적어도 두 부분으로 분리하는 것이다.
도 1은 직접 액세스할 수 없는 출력부를 갖는 메모리를 구비하는 메모리 시스템을 도시하는 블럭도.
도 2는 다중포트 메모리("테스트하의 메모리")와 기능성 로직 메모리를 구비하는 메모리 시스템을 도시하는 블럭도.
도 3은 바람직한 실시예에 따라서 메모리상에서 고장 테스트를 수행하는 본 발명의 프로세스를 도시하는 블럭도.
<도면의 주요부분에 대한 부호의 설명〉
100 : 메모리 시스템
200 : 메모리 시스템
104, 206 : 테스트하의 메모리
106, 212 : 기능성 로직/메모리
202 : 기입 포트 1
204 : 기입 포트 2
208 : 판독 포트 1
210 : 판독 포트 2
312 : 스크래치 영역 A
314 : 스크래치 영역 B
당업자는 첨부되는 상세한 설명과 공동으로 도면을 참조하면, 본 발명을 보다 더 잘 이해할 수 있을 것이고, 본 발명의 복수의 목적 및 잇점은 보다 더 명백해질 것이다.
이하의 상세한 설명에서 복수의 상세한 설명은 본 발명의 전반적인 이해를 제공하기 위해 설명된다. 그러나, 당업자에게는 본 발명이 상이한 상세한 설명에의해서도 실시될 수 있다는 것은 명백하다. 다음 실시예에 있어서, 잘 알려진 회로는 불필요한 상세한 설명으로 인해 본 발명을 불명료하게 하지 않도록 블럭도 형태로 도시하였다. 대부분의 경우, 상세한 설명에서는 타이밍 문제 등에 관련된 상세한 설명이 생략되어 있기 때문에 본 발명를 완전한 이해하는 데 필요한 정도는 아니지만, 당업자에 의해 용이하게 실시가능한 정도의 기술 이내로 기술되어 있다.
메모리는 메모리가 설계된 바대로 동작하는지를 보증하기 위해 테스트된다. 통상적으로, 테스트 패턴 또는 테스트 모델은 이러한 동작을 검증하기 위해 사용된다. 이러한 테스트 패턴 또는 테스트 모델은 메모리가 대개 고장나는 소정의 알려진 방법[예컨대, 고착 고장(stuck-at), 천이(transition), 커플링(coupling) 및 근접 패턴 민감성 고장(neighhood patterns sensitive fault)]을 테스트하기 위해 설계되었다. 이하의 표 1은 메모리를 테스트하기 위한 마치 C 패턴(March C-pattern)의 일례를 도시한다.
1. 전체 메모리의 각각의 어드레스에 0을 기입한다.2. 0을 판독한 후 메모리내의 각각의 어드레스 전체를 증가시키면서 1을 기입한다.3. 1을 판독한 후 메모리내의 각각의 어드레스 전체를 증사시키면서 0을 기입한다.4. 0을 판독한 후 메모리내의 각각의 어드레스 전체를 감소시키면서 1을 기입한다.5. 1을 판독한 후 메모리내의 각각의 어드레스 전체를 감소시키면서 0을 기입한다.6. 전체 메모리의 각각의 어드레스에서 0을 판독한다.
이러한 패턴은 메모리의 입력부 및 출력부에 직접 액세스할 때 가장 효과적이다. 때때로, 설계시에 메모리의 입력부 및 출력부에 직접 액세스할 수 없어, 도 1에 도시한 바와 같이 얼마의 로직 또는 또 다른 메모리가 테스트하의 메모리에 액세스하는데 사용되어져야 하는 곳이 생성된다.
도 1은 직접 액세스할 수 없는 출력부를 갖는 메모리(104)를 갖는 메모리 시스템(100)을 도시하는 블럭도이다. 특히, 메모리 시스템(100)은 직접 액세스가능하고 제어가능한 입력부(102)와 기능성 로직/메모리(106)를 통해 관찰가능한 출력부(108)를 갖는 테스트하의 메모리(104)를 구비한다. 다중포트 메모리의 각각의 판독 포트로부터 관찰가능한 출력부를 갖을 가능성은 도 2에 도시한 바와 같이 매우 희박하다. 도 2는 다중포트형 메모리[206: "테스트하의 메모리"] 및 기능성/로직 메모리(212)를 갖는 메모리 시스템을 도시하는 블럭도이다. 다중포트형 메모리(206)는 두 개의 판독 포트[판독 포트 1(208) 및 판독 포트 2(210)]와 두 개의 기입 포트[기입 포트 1(202) 및 기입 포트 2(204)]를 구비한다. 메모리 시스템(200)은 또한 판독 포트 2(210)의 출력부에 위치하고, 기입 포트 2(204)에 공급하는 기능성 로직/메모리(212)를 구비하기 때문에, 기입 포트 1(202) 및 판독 포트 1(208)만이 각각 제어가능하고 관찰가능하다. 이것은 기능성 로직/메모리(212)를 통해 메모리(26) 이외의 데이터를 판독하여 동일한 메모리(206)내로 복귀시킴으로써 판독 포트 2(210)를 테스트할 수 있을 뿐이라는 문제를 야기한다.
본 발명은 스크래치 영역(scratch region)으로서 메모리의 일부를 분할하고, 도 3에 관하여 설명하는 바와 같이 "통과형 기입(writing through)"을 위한 부분으로 이용함으로써 상기한 문제를 경감한다. 비록 본 발명이 도 2에 도시하는 바와 같이 두 개의 포트에 대하여 설명되었지만, 당업자는 본 발명이 관찰가능한 적어도 하나의 판독 포트가 제공되는(즉, 데이터를 효율적으로 테스트하기 위해 모니터링하는 능력을 변경하는 개입 로직은 없음) 여러가지 크기(예컨대, 16, 32, 6, … 등)의 다중포트 메모리를 동일하게 이용할 수 있다는 것을 쉽게 이해할 것이다.
도 3은 본 발명의 바람직한 실시예에 따라서 도 2의 다중포트형 메모리(206)에 대해 고장 테스트(fault test)를 수행하기 위한 본 발명의 프로세스를 도시하는 블럭도이다. 본 발명의 프로세스에서는 스크래치 영역으로서 메모리(206)를 두 개의 부분으로 분할하여 "통과형 기입"용으로 이들 스크래치 영역 A(312) 및 스크래치 영역 B(314)를 사용한다. 첫번째 부분이 결함이 없다는 것을 보증하기 위해서는 적어도 두 개의 부분이 필요하다. 이하의 표 2에는 판독 포트 2(210) 및 기입 포트 2(204)에 대해 마치 C 테스트 패턴(March C test pattern)을 사용한 일실시예가 도시되어 있다. 이 실시예에 있어서, 스크래치 영역 A(312)는 어드레스 0이고 스크래치 영역 B(314)는 어드레스 F라고 가정할 수 있다.
1. 기입 포트 1을 사용하여 전체 메모리의 각각의 어드레스에 0을 기입한다.2. 0을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 0에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 증가시키면서 1을기입한다 (기입 포트 1).3. 1을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 0에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 증가시키면서 0을기입한다(기입 포트 1).4. 0을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 0에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 감소시키면서 1을기입한다(기입 포트 1).5. 1을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 0에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 감소시키면서 0을기입한다(기입 포트 1).6. 판독 포트 1을 사용하여 전체 메모리의 각각의 어드레스에서 0을 판독한다.7. 0을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 F에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 증가시키면서 1을기입한다(기입 포트 1).8. 1을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 F에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 증가시키면서 0을기입한다(기입 포트 1).9. 0을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 F에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 감소시키면서 1을기입한다(기입 포트 1).10. 1을 판독한(판독 포트 2는 기입 포트 2에서 어드레스 F에 기입하기를 마친 후판독 포트 1에서 판독함) 후 메모리내 각각의 어드레스 전체를 감소시키면서 0을기입한다(기입 포트 1).11. 판독 포트 1을 사용하여 전체 메모리의 각각의 어드레스에서 0을 판독한다.
본 발명의 프로세스는 메모리(206)의 핀 또는 내장된 자가 시험(Built-In-Self-Test:BIST) 중 어느 하나를 통해서 적용될 수 있다.
따라서, 본 발명의 동작 및 구조가 상기한 상세한 설명으로부터 명백하다는 것을 인정할 수 있을 것이다. 도시되고 기술된 방법 및 시스템이 바람직하게 특징지어지는 한편으로, 다음의 특허 청구 범위에서 정의되는 바와 같이 본 발명의 정신 및 범주로부터 벗어나는 일없이 여러가지 변경 및/또는 수정이 본 발명의 상세한 설명에서 이루어질 수 있다는 것이 용이하게 명백해질 것이다.

Claims (18)

  1. 제1 판독 및 기입 포트와 제2 판독 및 기입 포트 ― 상기 제1 판독 포트 및 상기 제1 기입 포트는 직접 관찰할 수 없고, 상기 제1 기입 포트에 의해 기입된 데이터는 상기 제1 판독 포트의 함수임 ― 를 갖는 다중포트형 메모리를 테스트하는 방법으로서, 상기 다중포트형 메모리 테스트 방법은,
    상기 메모리를 제1 부분내로 분리하는 단계와;
    상기 제2 판독 포트가 상기 제1 기입 포트로부터 기입된 상기 데이터를 판독할 수 있도록 상기 제1 부분의 물리적인 어드레스를 할당하는 단계를 포함하는 것인 다중포트형 메모리 테스트 방법.
  2. 제1항에 있어서, 상기 제1 기입 포트를 사용하여 상기 제1 부분에 데이터를 기입하는 단계를 더 포함하는 것인 다중포트형 메모리 테스트 방법.
  3. 제2항에 있어서, 상기 제2 판독 포트를 사용하여 상기 기입된 데이터를 판독하는 단계를 더 포함하는 것인 다중포트형 메모리 테스트 방법.
  4. 제3항에 있어서, 상기 메모리를 제2 부분내로 분리하는 단계를 더 포함하는 것인 다중포트형 메모리 테스트 방법.
  5. 제4항에 있어서, 상기 제2 기입 포트에 의해 기입된 상기 데이터는 상기 제1 판독 포트에 의해 판독된 상기 데이터와 동일하지 않은 것인 다중포트형 메모리 테스트 방법.
  6. 제5항에 있어서, 상기 제2 판독 포트가 물리 어드레스에 기입된 상기 데이터를 판독할 수 없도록 상기 제1 부분의 상기 물리 어드레스를 할당하는 단계를 더 포함하는 것인 다중포트형 메모리 테스트 방법.
  7. 제6항에 있어서, 상기 제2 판독 포트가 상기 제1 기입 포트로부터 기입된 상기 데이터를 판독할 수 없도록 상기 제2 부분의 상기 물리 어드레스를 할당하는 단계를 더 포함하는 것인 다중포트형 메모리 테스트 방법.
  8. 제7항에 있어서, 상기 제2 기입 포트를 사용하여 상기 제2 부분에 데이터를 기입하는 단계를 더 포함하는 다중포트형 메모리 테스트 방법.
  9. 제8항에 있어서, 상기 제1 판독 포트를 사용하여 상기 제2 부분에 기입된 상기 데이터를 판독하는 단계를 더 포함하는 것인 다중포트형 메모리 테스트 방법.
  10. 제1 판독 및 기입 포트와 제2 판독 및 기입 포트 ― 상기 제1 판독 포트 및 상기 제1 기입 포트는 직접 관찰할 수 없고, 상기 제1 판독 포트의 출력부는 상기제1 기입 포트로 입력을 제공함 ― 를 갖는 다중포트형 메모리를 테스트하는 방법으로서, 상기 다중포트형 메모리 테스트 방법은,
    상기 메모리를 제1 부분내로 분리하는 단계와;
    상기 제2 판독 포트가 상기 제1 기입 포트로부터 기입된 데이터를 판독할 수 없도록 상기 제1 부분의 물리 어드레스를 할당하는 단계와;
    상기 제2 기입 포트를 사용하여 상기 제1 부분에 데이터를 기입하는 단계와;
    상기 제2 판독 포트를 사용하여 상기 기입된 데이터를 판독하는 단계와;
    상기 메모리를 제2 부분내로 분리하는 단계와;
    상기 제2 판독 포트가 상기 물리 어드레스에 기입된 상기 데이터를 판독할 수 없도록 상기 제1 부분의 상기 물리 어드레스를 할당하는 단계와;
    상기 제2 판독 포트가 상기 제1 기입 포트로부터 기입된 상기 데이터를 판독할 수 없도록 상기 제2 부분의 상기 물리 어드레스를 할당하는 단계와;
    상기 제2 기입 포트를 사용하여 상기 제2 부분에 데이터를 기입하는 단계와;
    상기 제1 판독 포트를 사용하여 상기 제2 부분에 기입된 데이터를 판독하는 단계를 포함하는 것인 다중포트형 메모리 테스트 방법.
  11. 제1 판독 및 기입 포트와 제2 판독 및 기입 포트 ― 상기 제1 판독 포트 및 상기 제1 기입 포트는 직접 관찰할 수 없고, 상기 제1 판독 포트의 출력부는 상기 제1 기입 포트에 입력을 제공함 ― 를 갖는 다중포트형 메모리를 테스트하는 장치로서, 상기 다중포트형 메모리 테스트 장치는,
    상기 메모리를 제1 부분내로 분리하는 수단과;
    상기 제2 판독 포트가 상기 제1 기입 포트로부터 기입된 상기 데이터를 판독할 수 없도록 상기 제1 부분의 상기 물리 어드레스를 할당하는 수단을 포함하는 것인 다중포트형 메모리 테스트 장치.
  12. 제11항에 있어서, 상기 제2 기입 포트를 사용하여 상기 제1 부분에 데이터를 기입하는 수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
  13. 제12항에 있어서, 상기 제2 판독 포트를 사용하여 상기 기입된 데이터를 판독하는 수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
  14. 제13항에 있어서, 상기 메모리를 제2 부분내로 분리하는 수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
  15. 제14항에 있어서, 상기 제2 판독 포트가 상기 물리 어드레스에 기입된 상기 데이터를 판독할 수 없도록 상기 제1 부분의 상기 물리 어드레스를 할당하는 수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
  16. 제15항에 있어서, 상기 제2 판독 포트가 상기 제1 기입 포트로부터 기입된 상기 데이터를 판독할 수 없도록 상기 제2 부분의 상기 물리 어드레스를 할당하는수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
  17. 제16항에 있어서, 상기 제2 기입 포트를 사용하여 상기 제2 부분에 데이터를 기입하는 수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
  18. 제17항에 있어서, 상기 제1 판독 포트를 사용하여 상기 제2 부분에 기입된 상기 데이터를 판독하는 수단을 더 포함하는 것인 다중포트형 메모리 테스트 장치.
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