JP2001296337A - マルチポート・メモリをテストするための方法および装置 - Google Patents

マルチポート・メモリをテストするための方法および装置

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  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】 【課題】 特にそのポートの１つまたは複数が介在論理
回路なしに直接アクセス可能ではないときに、マルチポ
ート化メモリをテストするための方法およびシステムを
提供すること。 【解決手段】 この方法およびシステムでは、直接アク
セス可能ではない１つまたは複数のポートをテストする
ために使用する少なくとも２つの部分にマルチポート化
メモリを分離する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にエラーの有
無を調べるためにメモリをテストする方法および装置に
関し、より具体的にはエラーの有無を調べるために組込
みメモリをテストする方法および装置に関する。
【０００２】
【従来の技術】電子業界は、より小型の装置でより大き
い機能性を可能にした最近の技術変化によって刺激され
た進化状態にある。この結果、このような小型装置に関
して新たに見つかった用途（たとえば、医療、監視な
ど）が爆発的に急増し、ますます小型化した電子装置に
おける機能性が増大した。
【０００３】この進化により、電子装置は我々の社会の
分離できない一部になった。消費者は、空前の速度でよ
り小型かつよりパワフルでより高速の電子装置を購入し
必要としている。このような需要により、絶えず電子業
界はこれまで最高と見なされていた限界を超えざるを得
なくなっている。
【０００４】改良の機が熟している分野は、集積回路
（ＩＣ）内の組込みメモリのテストである。これは、特
に、マイクロプロセッサおよび通信装置などの多数の応
用例で使用されているマルチポート・メモリに当てはま
る。組込みマルチポート・メモリをテストするために使
用するこれまでの方法は、周囲のゲート数の多さおよび
ポート数の多さの結果、適用できない場合が多い。具体
的には、ゲート数の多さにより、外部ピンからデータ信
号、アドレス信号、制御信号に到達することに関連する
問題のために、マルチポート・メモリの完全なテストが
不可能になるかまたは極めて困難になる場合が多い。そ
のうえ、メモリ内のポート数の多さにより、メモリ内お
よびメモリ外への経路ならびに可能な同時動作の数のた
めに、テストが極めて困難になる。
【０００５】
【発明が解決しようとする課題】したがって、組込みメ
モリ自体の各種部分を使用してその完全性についてテス
トを実行する方法および装置を有することは明確な利点
の１つになるだろう。本発明はこのような方法および装
置を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、特にそのポー
トの１つまたは複数が介在論理回路なしに直接アクセス
可能ではないときに、マルチポート化メモリをテストす
るための方法およびシステムである。この方法およびシ
ステムでは、直接アクセス可能ではない１つまたは複数
のポートをテストするためにマルチポート化メモリを少
なくとも２つの部分に分離する。
【０００７】付随の明細書に関連して以下の図面を参照
することにより、本発明がよりよく理解され、その多数
の目的および利点が当業者にとってより明らかなものに
なるだろう。
【０００８】
【発明の実施の形態】以下の説明では、本発明を徹底的
に理解するために多数の具体的な詳細を示す。しかし、
他の詳細によって本発明を実施できることは当業者には
明白になるだろう。その他の事例では、不必要な詳細で
本発明を不明確にしないために、周知の回路をブロック
図形式で示した。タイミングの考慮事項などに関する詳
細は、大部分は、このような詳細が本発明の完全な理解
を得るために不要であり、当業者の技能の範囲内である
ので、省略されている。
【０００９】設計通りに動作することを確認するために
メモリをテストする。通常、これらの動作を検証するた
めにテスト・パターンまたはモデルを使用する。このよ
うなパターンまたはモデルは、通常、メモリが故障する
所与の既知の方法（たとえば、縮退、遷移、結合、隣接
パターン依存障害）をテストするように設計されてい
る。メモリをテストするためのマーチＣパターンの一例
を以下の表Ｉに示す。
【００１０】表Ｉ １．メモリ中の各アドレスに０を書き込む。 ２．メモリ内の各アドレスごとに増分して、０を読み取
って１を書き込む。 ３．メモリ内の各アドレスごとに増分して、１を読み取
って０を書き込む。 ４．メモリ内の各アドレスごとに減分して、０を読み取
って１を書き込む。 ５．メモリ内の各アドレスごとに減分して、１を読み取
って０を書き込む。 ６．メモリ中の各アドレスから０を読み取る。
【００１１】これらのパターンは、メモリの入力および
出力に直接アクセスできるときに最も効果的である。と
きには、メモリの入力および出力が直接アクセス可能で
はなく、図１に示すようにテスト中のメモリにアクセス
するために何らかの論理回路または他のメモリを使用し
なければならない場合に設計が作成される。
【００１２】図１は、直接アクセス可能ではない出力を
備えたメモリ１０４を有するメモリ・システム１００を
示すブロック図である。具体的には、メモリ・システム
１００は、直接アクセス可能な制御可能入力１０２と、
機能論理回路／メモリ１０６により観察可能出力１０８
とを有するテスト中のメモリ１０４を含む。図２に示す
ように、マルチポート・メモリの各読取りポートからの
観察可能出力を有する見込みはごくわずかである。
【００１３】図２は、マルチポート化メモリ２０６
（「テスト中のメモリ」）と機能論理回路／メモリ２１
２を有するメモリ・システム２００を示すブロック図で
ある。マルチポート化メモリ２０６は、２つの読取りポ
ート（読取りポート１ ２０８および読取りポート２
２１０）と２つの書込みポート（書込みポート１ ２０
２および書込みポート２ ２０４）とを含む。また、メ
モリ・システム２００は、読取りポート２ ２１０の出
力側に位置し、書込みポート２ ２０４に供給する機能
論理回路／メモリ２１２も含む。したがって、書込みポ
ート１ ２０２と読取りポート１ ２０８だけがそれぞ
れ制御可能であり、観察可能である。このため、機能論
理回路／メモリ２１２によりメモリ２０６からのデータ
を読み取り、同じメモリ２０６に読み戻すことにより、
第２の読取りポート２１０のみをテストするしかないと
いう問題が発生する。
【００１４】本発明は、図３に関連して説明するよう
に、メモリの一部分をスクラッチ領域としてセグメント
化し、その部分を「ライトスルー」に使用することによ
り、上記の問題を緩和するものである。図２に示す２ポ
ート・メモリに関連して本発明を説明するが、当業者で
あれば、本発明が可変サイズ（たとえば、１６、３２、
６、・・・など）のマルチポート・メモリにも等しく適
用可能であることを容易に理解するだろう。ただし、読
取りポートのうちの少なくとも１つが観察可能である
（すなわち、テスト用のデータを効果的に監視できる能
力を改変する介在論理回路がまったくない）ことを条件
とする。
【００１５】図３は、本発明の好ましい実施形態により
図２のマルチポート化メモリ２０６について障害テスト
を実行するための本発明のプロセスを示すブロック図で
ある。本発明のプロセスは、メモリ２０６の２つの部分
（スクラッチＡ ３１２およびスクラッチＢ ３１４）
をスクラッチ領域としてセグメント化し、これらのスク
ラッチ領域Ａ ３１２およびＢ ３１４を「ライトスル
ー」に使用する。第１の部分が欠陥品ではなかったと確
認するためには、少なくとも２つの部分が必要である。
読取りポート２および書込みポート２（２１０および２
０４）にマーチＣテスト・パターンを使用する一例を以
下の表IIに示す。この例では、スクラッチ領域Ａ ３１
２がアドレス０にあり、スクラッチ領域Ｂ ３１４がア
ドレスＦにあるものと想定することができる。
【００１６】表II １．書込みポート１を使用して、メモリ中の各アドレス
に０を書き込む。 ２．メモリ内の各アドレスごとに増分して、０（書込み
ポート２からアドレス０に書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って１
（書込みポート１）を書き込む。 ３．メモリ内の各アドレスごとに増分して、１（書込み
ポート２からアドレス０に書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って０
（書込みポート１）を書き込む。 ４．メモリ内の各アドレスごとに減分して、０（書込み
ポート２からアドレス０に書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って１
（書込みポート１）を書き込む。 ５．メモリ内の各アドレスごとに減分して、１（書込み
ポート２からアドレス０に書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って０
（書込みポート１）を書き込む。 ６．読取りポート１を使用して、メモリ中の各アドレス
から０を読み取る。 ７．メモリ内の各アドレスごとに増分して、０（書込み
ポート２からアドレスＦに書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って１
（書込みポート１）を書き込む。 ８．メモリ内の各アドレスごとに増分して、１（書込み
ポート２からアドレスＦに書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って０
（書込みポート１）を書き込む。 ９．メモリ内の各アドレスごとに減分して、０（書込み
ポート２からアドレスＦに書き込んで読取りポート１か
ら読み取ることにより読取りポート２）を読み取って１
（書込みポート１）を書き込む。 １０．メモリ内の各アドレスごとに減分して、１（書込
みポート２からアドレスＦに書き込んで読取りポート１
から読み取ることにより読取りポート２）を読み取って
０（書込みポート１）を書き込む。 １１．読取りポート１を使用して、メモリ中の各アドレ
スから０を読み取る。
【００１７】本発明のプロセスは、メモリ２０６のピン
によるかまたは組込み自己診断（ＢＩＳＴ）により適用
することができる。
【００１８】したがって、本発明の動作および構造は上
記の説明から明らかになるものと思われる。図示し説明
した方法およびシステムは好ましいものとして特徴付け
られているが、特許請求の範囲で定義した本発明の精神
および範囲を逸脱せずに様々な変更または修正あるいは
その両方が可能であることは容易に明らかになるだろ
う。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２０】（１）第１および第２の読取りおよび書込
みポートを有するマルチポート化メモリをテストする方
法であって、第１の読取りポートと第１の書込みポート
が直接観察可能ではなく、第１の書込みポートによって
書き込まれるデータが第１の読取りポートの一機能であ
り、メモリを第１のセクションに分離するステップと、
第２の読取りポートが第１の書込みポートから書き込ま
れたデータを読み取ることができるように、第１のセク
ションの物理アドレスを割り当てるステップとを含む方
法。 （２）第２の書込みポートを使用して第１のセクション
にデータを書き込むステップをさらに含む、上記（１）
に記載の方法。 （３）第２の読取りポートを使用して書込みデータを読
み取るステップをさらに含む、上記（２）に記載の方
法。 （４）メモリを第２のセクションに分離するステップを
さらに含む、上記（３）に記載の方法。 （５）第２の書込みポートによって書き込まれたデータ
が第１の読取りポートによって読み取られたデータと同
一ではない、上記（４）に記載の方法。 （６）第２の読取りポートがこのアドレスに書き込まれ
たデータを読み取ることができないように、第１のセク
ションの物理アドレスを割り当てるステップをさらに含
む、上記（５）に記載の方法。 （７）第２の読取りポートが第１の書込みポートから書
き込まれたデータを読み取ることができるように、第２
のセクションの物理アドレスを割り当てるステップをさ
らに含む、上記（６）に記載の方法。 （８）第２の書込みポートを使用して第２のセクション
にデータを書き込むステップをさらに含む、上記（７）
に記載の方法。 （９）第１の読取りポートを使用して第２のセクション
に書き込まれたデータを読み取るステップをさらに含
む、上記（８）に記載の方法。 （１０）第１および第２の読取りおよび書込みポートを
有するマルチポート化メモリをテストする方法であっ
て、第１の読取りポートと第１の書込みポートが直接観
察可能ではなく、第１の読取りポートの出力が第１の書
込みポートへの入力を提供し、メモリを第１のセクショ
ンに分離するステップと、第２の読取りポートが第１の
書込みポートから書き込まれたデータを読み取ることが
できるように、第１のセクションの物理アドレスを割り
当てるステップと、第２の書込みポートを使用して第１
のセクションにデータを書き込むステップと、第２の読
取りポートを使用して書込みデータを読み取るステップ
と、メモリを第２のセクションに分離するステップと、
第２の読取りポートがこのアドレスに書き込まれたデー
タを読み取ることができないように、第１のセクション
の物理アドレスを割り当てるステップと、第２の読取り
ポートが第１の書込みポートから書き込まれたデータを
読み取ることができるように、第２のセクションの物理
アドレスを割り当てるステップと、第２の書込みポート
を使用して第２のセクションにデータを書き込むステッ
プと、第１の読取りポートを使用して第２のセクション
に書き込まれたデータを読み取るステップとを含む方
法。 （１１）第１および第２の読取りおよび書込みポートを
有するマルチポート化メモリをテストするための装置で
あって、第１の読取りポートと第１の書込みポートが直
接観察可能ではなく、第１の読取りポートの出力が第１
の書込みポートへの入力を提供し、メモリを第１のセク
ションに分離する手段と、第２の読取りポートが第１の
書込みポートから書き込まれたデータを読み取ることが
できるように、第１のセクションの物理アドレスを割り
当てる手段とを含む装置。 （１２）第２の書込みポートを使用して第１のセクショ
ンにデータを書き込む手段をさらに含む、上記（１１）
に記載の装置。 （１３）第２の読取りポートを使用して書込みデータを
読み取る手段をさらに含む、上記（１２）に記載の装
置。 （１４）メモリを第２のセクションに分離する手段をさ
らに含む、上記（１３）に記載の装置。 （１５）第２の読取りポートがこのアドレスに書き込ま
れたデータを読み取ることができないように、第１のセ
クションの物理アドレスを割り当てる手段をさらに含
む、上記（１４）に記載の装置。 （１６）第２の読取りポートが第１の書込みポートから
書き込まれたデータを読み取ることができるように、第
２のセクションの物理アドレスを割り当てる手段をさら
に含む、上記（１５）に記載の装置。 （１７）第２の書込みポートを使用して第２のセクショ
ンにデータを書き込む手段をさらに含む、上記（１６）
に記載の装置。（１８）第１の読取りポートを使用して
第２のセクションに書き込まれたデータを読み取る手段
をさらに含む、上記（１７）に記載の装置。
【図面の簡単な説明】
【図１】直接アクセス可能ではない出力を備えたメモリ
を有するメモリ・システムを示すブロック図である。
【図２】マルチポート化メモリ（「テスト中のメモ
リ」）と機能論理メモリを有するメモリ・システムを示
すブロック図である。
【図３】好ましい実施形態によりメモリについて障害テ
ストを実行するための本発明のプロセスを示すブロック
図である。
【符号の説明】
２００ メモリ・システム ２０２ 書込みポート１ ２０４ 書込みポート２ ２０６ テスト中のメモリ ２０８ 読取りポート１ ２１０ 読取りポート２ ２１２ 機能論理回路／メモリ ３１２ スクラッチＡ ３１４ スクラッチＢ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーン・アダムス アメリカ合衆国05495 バーモント州セン ト・ジョージ オーク・ヒル・ロード 5208 (72)発明者 トーマス・ジェイ・エッケンロード アメリカ合衆国13760 ニューヨーク州エ ンディコット チャーチ・ストリート 636 (72)発明者 スティーヴン・エル・グレゴア アメリカ合衆国13760 ニューヨーク州エ ンディコット チャーチ・ストリート 628 (72)発明者 カムラン・ザリネ アメリカ合衆国13850 ニューヨーク州ヴ ェスタル アンドレア・ドライブ47 ナン バー・シー

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】第１および第２の読取りおよび書込みポー
    トを有するマルチポート化メモリをテストする方法であ
    って、第１の読取りポートと第１の書込みポートが直接
    観察可能ではなく、第１の書込みポートによって書き込
    まれるデータが第１の読取りポートの一機能であり、 メモリを第１のセクションに分離するステップと、 第２の読取りポートが第１の書込みポートから書き込ま
    れたデータを読み取ることができるように、第１のセク
    ションの物理アドレスを割り当てるステップとを含む方
    法。
  2. 【請求項２】第２の書込みポートを使用して第１のセク
    ションにデータを書き込むステップをさらに含む、請求
    項１に記載の方法。
  3. 【請求項３】第２の読取りポートを使用して書込みデー
    タを読み取るステップをさらに含む、請求項２に記載の
    方法。
  4. 【請求項４】メモリを第２のセクションに分離するステ
    ップをさらに含む、請求項３に記載の方法。
  5. 【請求項５】第２の書込みポートによって書き込まれた
    データが第１の読取りポートによって読み取られたデー
    タと同一ではない、請求項４に記載の方法。
  6. 【請求項６】第２の読取りポートがこのアドレスに書き
    込まれたデータを読み取ることができないように、第１
    のセクションの物理アドレスを割り当てるステップをさ
    らに含む、請求項５に記載の方法。
  7. 【請求項７】第２の読取りポートが第１の書込みポート
    から書き込まれたデータを読み取ることができるよう
    に、第２のセクションの物理アドレスを割り当てるステ
    ップをさらに含む、請求項６に記載の方法。
  8. 【請求項８】第２の書込みポートを使用して第２のセク
    ションにデータを書き込むステップをさらに含む、請求
    項７に記載の方法。
  9. 【請求項９】第１の読取りポートを使用して第２のセク
    ションに書き込まれたデータを読み取るステップをさら
    に含む、請求項８に記載の方法。
  10. 【請求項１０】第１および第２の読取りおよび書込みポ
    ートを有するマルチポート化メモリをテストする方法で
    あって、第１の読取りポートと第１の書込みポートが直
    接観察可能ではなく、第１の読取りポートの出力が第１
    の書込みポートへの入力を提供し、 メモリを第１のセクションに分離するステップと、 第２の読取りポートが第１の書込みポートから書き込ま
    れたデータを読み取ることができるように、第１のセク
    ションの物理アドレスを割り当てるステップと、 第２の書込みポートを使用して第１のセクションにデー
    タを書き込むステップと、 第２の読取りポートを使用して書込みデータを読み取る
    ステップと、 メモリを第２のセクションに分離するステップと、 第２の読取りポートがこのアドレスに書き込まれたデー
    タを読み取ることができないように、第１のセクション
    の物理アドレスを割り当てるステップと、 第２の読取りポートが第１の書込みポートから書き込ま
    れたデータを読み取ることができるように、第２のセク
    ションの物理アドレスを割り当てるステップと、 第２の書込みポートを使用して第２のセクションにデー
    タを書き込むステップと、 第１の読取りポートを使用して第２のセクションに書き
    込まれたデータを読み取るステップとを含む方法。
  11. 【請求項１１】第１および第２の読取りおよび書込みポ
    ートを有するマルチポート化メモリをテストするための
    装置であって、第１の読取りポートと第１の書込みポー
    トが直接観察可能ではなく、第１の読取りポートの出力
    が第１の書込みポートへの入力を提供し、 メモリを第１のセクションに分離する手段と、 第２の読取りポートが第１の書込みポートから書き込ま
    れたデータを読み取ることができるように、第１のセク
    ションの物理アドレスを割り当てる手段とを含む装置。
  12. 【請求項１２】第２の書込みポートを使用して第１のセ
    クションにデータを書き込む手段をさらに含む、請求項
    １１に記載の装置。
  13. 【請求項１３】第２の読取りポートを使用して書込みデ
    ータを読み取る手段をさらに含む、請求項１２に記載の
    装置。
  14. 【請求項１４】メモリを第２のセクションに分離する手
    段をさらに含む、請求項１３に記載の装置。
  15. 【請求項１５】第２の読取りポートがこのアドレスに書
    き込まれたデータを読み取ることができないように、第
    １のセクションの物理アドレスを割り当てる手段をさら
    に含む、請求項１４に記載の装置。
  16. 【請求項１６】第２の読取りポートが第１の書込みポー
    トから書き込まれたデータを読み取ることができるよう
    に、第２のセクションの物理アドレスを割り当てる手段
    をさらに含む、請求項１５に記載の装置。
  17. 【請求項１７】第２の書込みポートを使用して第２のセ
    クションにデータを書き込む手段をさらに含む、請求項
    １６に記載の装置。
  18. 【請求項１８】第１の読取りポートを使用して第２のセ
    クションに書き込まれたデータを読み取る手段をさらに
    含む、請求項１７に記載の装置。
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