KR20010080285A - 미세 조절 구조물이 균등하게 분포된 반도체 스위치 - Google Patents

미세 조절 구조물이 균등하게 분포된 반도체 스위치 Download PDF

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KR20010080285A
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롤란트 지티히
폴코 하인케
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Abstract

본 발명은 전류를 스위칭하기 위하여 여러 가지 형태로 사용될 수 있는 반도체 스위치에 관한 것이다. 상기 스위치는, 예를 들어 전압 레벨이 수천 볼트 이상의 역전압이나 블로킹 전압을 이루는 임의의 회로(I 컨버터, 매트릭스 컨버터)에서 사용된다. 본 발명의 목적은 복수의 부품들로 구성된 복잡한 형태의 구조를 피할 수 있는 단일 스위치를 제조하고자 하는 것이며, 또한 정전력 및 역전력 손실을 감소시키고자 하는 것이다. 본 발명에 따라서, 반도체 스위치는 도핑되지 않거나 약간 도핑되어 있는 반도체 결정으로 제조되며 이 반도체 결정은 활성 영역(1)과 에지 영역(50, 51)을 갖는다. 반도체 스위치의 활성 영역(1)에서 대향 설치면들 중 적어도 한쪽 면, 특히 양쪽 면들에는 넓은 영역에 걸쳐서 분포되며 매우 동일하게 구성된 미세 구조물(10, 11, 12, 13, 14)들이 제공되고, 이로 인하여 상기 미세 구조물들의 각각은 전도성 접속면 KA, KB를 갖는데, 이 전도성 접속면에 의해서 하전 캐리어가 조절될 수 있을 뿐만 아니라 상기 미세 구조물 GA, GB를 거쳐서 반도체 결정의 활성 영역(1)으로 전도될 수 있다. 따라서, 상술한 방식을 통하여 활성 영역(1)에서 하전 캐리어의 농도를 조절할 수 있을 뿐만 아니라 이로 인하여 반도체 스위치의 접속 상태도 조절할 수 있다.

Description

미세 조절 구조물이 균등하게 분포된 반도체 스위치{Semiconductor Switches With Evenly Distributed Fine Control Structures}
본 발명은 전류를 스위칭하기 위하여 여러 가지 형태로 사용될 수 있는 반도체 회로로서의 반도체 구조물(청구항 제 1 항 및 제 2 항)에 관한 것이다. 상기 반도체 구조물은 양방향 회로의 형태를 취하는데, 다시 말하면 접속된 전압의 해당 극성에 있어서 전류가 양방향으로 스위칭 온·오프될 수 있는 회로의 형태로 이루어진다. 상기 양방향 회로는, 예를 들어 전압 레벨이 게이트 회로의 전압 레벨 이상일 뿐만 아니라 수천 볼트 이상의 역전압이나 블로킹 전압(inverse or blocking voltage)을 이루는 임의의 회로(I 컨버터, 매트릭스 컨버터)에서 사용된다.
도 1은 반도체 결정과, 제 1 면 A에서 제 1 접속 전극 KA와, 제 1 면과 대향 배치된 다른쪽 면 B에서 제 2 접속 전극 KB를 구비한 양방향 반도체 회로의 활성 영역(1)을 도시한 것으로서, 각 층의 형상과, 반도체 도핑물과, 절연층과, 게이트 전극과, 금속 전극을 나타낸 단면도.
도 2는 도 1의 브릿지 구조물을 구체적으로 설명하기 위한 것으로서, 전극 KA의 하부와 브릿지(2)의 상단부에서 도핑 구조물(3a, 4a)을 명확하게 표시하기 위하여 상기 접속 전극 KA를 절단하여 도시한 도면.
도 3은 도 1에 따른 활성 영역에 대한 에지 영역을 구체적으로 설명하기 위한 것으로서, 이 에지 영역은 연속적으로 굽혀지며 반도체의 각 층에서 금속층 FA 및 FB와 결합하는 자계판(50)을 가지며, 상기 브릿지나 컬럼(10)은 상승하는 자계판(50)의 초기부에 설치되고, 단부 영역에서 보다 굽혀진 상태로 상승된 자계판(50)은 상응하게 성형되며 SiO2로 구성될 수 있는 표면을 갖는 하나의 절연층(51) 상에 배치된 모습을 도시한 도면.
도 4는 게이트 전극 GA, GB를 도 1에 도시한 브릿지의 높이에 해당하는 트랜치에 삽입하는 트랜치 기술에 의해서 침하되거나 삽입된 브릿지(11)를 구비한 구조물을 구체적으로 설명하기 위한 단면도.
도 5는 도 2의 브릿지를 이등분하여 절연 자계판 FA 상에 포갠 형태의 다른 구조물을 도시한 것으로서, 상기 구조물을 위해서 특히 간편하게 형성될 뿐만 아니라 "브릿지의 폭 b"가 실질적으로 낮게 형성된 모습을 도시한 도면.
도 6 및 도 6a는 케스케이드 형태로 구성된 양 방향 스위치를 구체적으로 설명하기 위한 것으로서, 여기서 게이트는 단일체로 구성되는 것이 아니라 양 방향 스위치에 전체 전류를 전달하지만 낮은 역전압을 갖는 MOSFET 회로인 SnA와 SpA를 구비하며, 이로 인하여 구조물(13)의 브릿지 폭을 크게 설정할 수 있는 모습을 도시하고, 특히 도 6은 도 4의 트랜치 기술에 해당하는 도면.
도 7은 스위칭 오프된 다이리스터(thyristor)의 활성 영역(1)을 구체적으로 설명하기 위한 것으로서, 이 다이리스터는 도 4와 유사한 트랜치 기술로 상기 구조물을 형성하고 있는 모습을 도시한 도면.
도 8 및 도 8a는 반도체 결정의 한쪽 면에서만 미세 조절 구조물(14)을 갖는 스위칭 온 상태의 횡구조물을 구체적으로 설명하기 위한 평면도와 선 I-I를 따라 절취하여 도시한 단면도.
본 발명의 목적은 복수의 구성 부품들로 구성된 복잡한 형태의 구조를 피할 수 있는 단일 스위치(monolithic switch)를 제조하고자 하는 것이며, 특히 정전력 및 역전력 손실(forward and reverse power loss)을 감소시킴으로써 기존의 스위치에 비하여 회로 손실을 낮추고자 하는 것이다.
본 발명에서 제안하는 구조물은 블로킹 전압이나 역전압을 수용하는 pn-캐리어를 필요로 하지 않는다. 또한 상기 구조물은 조절면(게이트)에 걸쳐서 전위와 하전 캐리어의 농도가 조절될 수 있는 영역을 갖는 것을 특징으로 한다. 여기서,"게이트 조절 도핑"이란, (메인 전류 통로의)접속 전극 상에서 전압의 극성과 원하는 구동 상태에 따라 게이트 전압을 이용하여 조절되는 것을 의미한다.
청구항 제 1 항은 활성 영역에서 하전 캐리어의 농도를 조절함으로써 진보한 기능을 수행할 수 있는 스위칭 온 상태인 경우를 정의한다. 조절된 미세 구조물은 MOS-구조물에서 조절 전압으로서 제 1 극성이 선택되는 경우에 활성 영역의 농도를 넓은 면적에 걸쳐서 향상시킬 수 있도록 MOS-구조물의 자계에 의해서 조절된다. 청구항 제 2 항은 활성 영역 내에서 상기 하전 캐리어 농도를 감소시킴으로써 농도를 조절할 수 있는 스위칭 오프 상태인 경우를 정의한다. 여기서, 상기 미세 구조물은 하전 캐리어의 제어 전압의 극성을 변화시킬 때 활성 영역으로부터 유도될 수 있도록 조절 MOS-구조물에 의해 조절된다. 또한, 청구항 제 1 항과 제 2 항은 조합된 형태를 취할 수도 있다.
양 측면 상에 배치된 활성 영역의 자계판은 스위칭 오프 상태의 자계를 비교적 균일하게 유지할 수 있다(청구항 제 3 항). 또한, 반드시 결정체의 한쪽 면이나 다른쪽 면에서 양쪽 면을 대향 배치할 필요는 없으며, 이 면들은 도핑되지 않거나 약간만 도핑된 반도체 결정체의 면에서 "양쪽 면"으로서 배치될 수도 있다(청구항 제 15 항). 양쪽 면들로 배치되는 경우를 제조시 한쪽에서만 포토리소그래픽을 실시하는 측방향 스위칭 부품이라 부른다.
본 발명의 미세 구조물은 반도체 결정체의 표면으로부터 융기될 수도 있으며(청구항 제 4 항), 또한 상기 구조물은 반도체 결정체의 활성 영역에 삽입되기도 하고(청구항 제 6 항), 삽입된 형태에서 수직하게 설정되거나 수평하게 설정될 수 있다(청구항 제 8 항). 상기 미세 구조물은 반도체 결정체의 표면이나 적어도 표면 근처에서 미세 구조물이 배치된 형태와 무관하게 존재한다. 미세 구조물은 표면상에서 실질적으로 균일하게 분포되며 실질적으로 균일하게 형성된다(청구항 제 17 항).
본 발명은 반도체 부품의 범위 내에서 사용될 수도 있으며, 이 반도체 부품은 하전 캐리어를 유도하는 pn-캐리어를 포함하고(청구항 제 19 항), 한편 상기 pn-캐리어는 역전압을 수용하기에는 적합하지 않는데 역전압(또는 스위칭 온 상태)은 일방향으로만 스위칭되지 않기 때문이다.
상기 활성 영역의 넓은 면적에 분포된 미세 구조물은 MOS-구조물에 의해서 한쪽이나 양쪽에서 조절되며(청구항 제 6 항 및 제 10 항), 이 미세 구조물의 길이는 폭의 수배에 해당한다(청구항 제 16 항). 미세 구조물의 폭이 좁을수록 한쪽 MOS-구조물은 양쪽 MOS-구조물에서와 같이 조절 영역에 영향을 미친다.
본 발명에 따라서 약간만 도핑되며 감소된 두께를 갖는 영역이 제공된 양 방향 스위치가 제조될 수 있다. 다이리스터와 같은 종래의 양 방향 역전압 부품에서는 극성을 차단하는 제 1 pn-캐리어가 다른 극성의 역전압을 수용할 수 있는 제 2 캐리어에 의해서 보상되어야 한다. 이로써, 동일한 역전압 능력에서 적어도 도핑된 부품을 필요로 하는 pnp-구조물을 얻을 수 있다. 본 발명에 따라서 상기 구조물의 약간만 도핑된 영역은 블로킹 전압뿐만 아니라 역전압을 가질 수 있다. 본 발명에 따라서 반도체 결정 영역의 낮은 두께로 인하여 낮은 통전압을 얻을 수도 있다.
인접한 각각의 접속면에 대하여 "미세 구조물" 상에서 MOS-구조물의 게이트 전압을 조절함으로써, 작동 동안 오버플로우-농도의 크기를 조절할 수 있다. 이로 인하여 작동시에 전력 손실을 최소로 할 수 있다.
조절면 GA로부터 대향 배치된 접속 전극 KB로, 또는 다른 면에서 조절면 GB로부터 대향 배치된 접속 전극 KA로의 조절 캐패시턴스에 기여하는 캐패시턴스는 구조물의 폭에 대한 두 개의 미세 구조물들 사이의 거리비에 해당하는 형태로 낮게 유지될 수 있으며, 그 결과 제조비를 낮게 유지할 수 있다.
스위칭 오프 전에 부품을 부분적으로 방전시킴으로써, 전력 손실은 스위칭 오프된 다이리스터(예를 들어, GTO)의 전력 손실과 비교하여 확실히 감소될 수 있다.
또한, 특별한 조건하에서 제조 공정을 줄일 수도 있다. 상기 부품은 실질적으로 완전히 변화하지 않는 반도체 출력 재료로 구성된다. 이 반도체 출력 재료는 역전압 pn-캐리어와, 정확하게 조절하고자 하는 도핑 농도와, 재결합 센터를 필요로 하지 않는다. 물론, (제 1 및 보상된 제 2 하전 캐리어로서) 전자와 정공에 의해 형성되거나 유도될 수 있는 접촉 영역이 제공된다. 이 접촉 영역은 각각 접속면에 걸쳐서 상호 단락된 영역이나 고밀도 도핑 영역, 또한 표면에 대한 연장부에서 단락되는 영역일 수 있다. 상기 접촉 영역은 적당한 쇼트키 접촉면일 수도 있다.
반도체 결정체의 넓은 활성 영역은 절연층이 코팅되며 자계의 역전압 상태에서 반도체 결정체에 비교적 균일하게 배치된 전도 자계판에 의해서 보호된다. 기술적으로 제조 비용을 감소시키기 위하여, 특히 실리콘 카바이드와 같은 도핑층을 얻기에 매우 유리한 반도체 재료가 사용된다.
이하에서 실시예들에 기초하여 본 발명을 설명한다.
도 1과 도 2에서 양 방향 반도체 스위치에 주기적으로 설치된 구조물의 단면을 개략적으로 도시한다. 이 구조물의 치수는 매우 상이한 크기를 갖기 때문에 정확한 스케일로 표시되지 않는다. 상기 부품들은 일반적으로 실리콘으로 구성되며, 특히 실리콘 카바이드로 구성되는 반도체 결정의 직사각형 원반으로 이루어져 있다. 스위칭 기능을 수행하는 활성 영역(1)은 도 3에 따른 에지 영역(50, 51)과 구별된다. 도 1에서는 활성 영역으로 구성된 하나의 단면만을 나타낸다. 표면 A와 표면 B에 배치된 구조물들은 활성 영역의 전체 표면에 걸쳐 주기적으로 배치되는데, 이들은 상부면과 하부면에서 동일하다. 상기 구조물들은 분리되어 서로를 향할 수 있으며 도 1에서는 상호 변위될 수 있다. 각 구조물들은 반도체 원반의 두께에 비하여 매우 작은데, 여기서 반도체 원반은 전혀 도핑되지 않거나(비도핑층으로서 i로 표기함) 약간만 n도핑(n으로 표기함)되거나 약간만 p도핑(p로 표기함)된 반도체 결정으로 구성되며 가능한 낮은 재결합 센터(recombination center)의 농도를 갖는다(가능한 높은 하전 캐리어 수명).
이와 같이 분포된 미세 구조물들은 도 4와 도 5에 따른 삽입형 수평 또는 수직 조절 구조물과 마찬가지로 컬럼(도면의 수평면에 대하여 수직한 연장부로서 도면의 수평면과 동일한 연장부)뿐만 아니라 브릿지(10: 전체 활성 영역에 걸쳐서 도면의 수평면에 대하여 수직하게 연장된 연장부)로 형성될 수 있다. 이하에서, 모든 상기 구조물들을 설명하기 위한 브릿지 모양의 구조물(10)들을 추가로 다룬다. 상기 브릿지의 외단부만이 고밀도의 도핑층을 이루는데, 더 구체적으로 말하면 접속 전극 KA와 KB를 통하여 단락된 n+영역(3)과 p+영역(4)을 갖는다. 브릿지 모양의 구조물에서 상기 고밀도 도핑 영역(3a, 4a)들은 도 2에 도시한 바와 같이 도면의 수평면에 대하여 연속 배치된다.
전체 활성 영역(1)은 KA 및 KB와 접촉하는 영역에까지 양쪽 절연층(20, 21)들로 덮혀진다. 실리콘, 예를 들어 산화규소층을 코팅함으로써 보통 게이트 옥시드(gateoxid)용으로서 높은 특성을 갖는다. 상기 산화층은 우수한 전도성 자계 전극(금속이나 고밀도로 도핑된 다결정 실리콘)인 FA 및 FB를 갖는 고유의 원반 표면 상에서 코팅되는데, 이 자계 전극 KA는 FA와 전기적으로 접속되며 KB는 FB와 전기적으로 접속된다.
원반의 표면과 수직한 브릿지 벽에는 게이트 전극 GA 및 GB를 갖는 산화층이 코팅되며, 이 게이트 전극은 보통 고밀도로 도핑되며 우수한 전도성을 갖는 다결정 실리콘으로 구성된다. 또한 상기 부품은 양쪽 메인 접속부 KA(FA와 접속)와 KB(FB와 접속)를 가질 뿐만 아니라 두 개의 조절 전극 GA와 GB를 갖는다.
기능 설명을 위하여, 도 2에서는 도 1의 브릿지(10) 단면을 확대 도시한다. 여기서, 브릿지의 길이방향을 따라 n+도핑 영역과 p+도핑 영역(3a, 4a, 3a 등)이 교호적으로 설치된다. 이러한 대칭성에 기초하여 메인 접속부 KA와 KB 사이의 한쪽 전압 방향만을 도시한다.
간략한 표현을 위하여 전압의 전원을 UAB(예를 들어 UAB=1000V)로 표시한다. KA는 양극과 접속하며 KB는 음극에 접속한다.
차단 상태:
GA에는 반도체 결정의 한쪽면 A상에 배치된 KA에 비하여 MOS-구조물(GA-산화층 브릿지 반도체)의 임계 전압 이상인 약 +10V의 양의 게이트 전압 UGKA가 가하여진다. 브릿지 표면과 GA에 대하여 브릿지가 시작하는 위치의 바로 근처에는 전자 밀집층(2a)이 형성된다. 이로 인하여, 브릿지의 폭 B가 충분히 좁게 선택되고 또한 KA에 비하여 브릿지의 중간에서 약 0.3V의 양전위만이 존재한다면, GA의 양전위는 브릿지의 내부(2)로부터 광범위하게 보호된다. 이로써 실질적으로 정공 밀도(hole density)보다 큰 전자 밀도(electron density)를 조절할 수 있다. 또한, 상기 브릿지(10)의 내부(2)는 게이트 전압에서 n-도핑된다.
반도체 결정의 다른쪽 면 B에는 소정의 극성에서 전압 UAB를 차단하기 위하여 GB에 배치된 KB에 비하여 약 -10V의 음의 게이트 전압 UGKB가 가하여진다. 이후, 도핑된 브릿지 표면 상에는 정공 밀집층이 형성되며 상기 브릿지는 내부에서 p-도핑된다. 전압 UAB는 게이트 전압에 의해서 발생된 하전 캐리어 분산시 실질적으로 전류가 흐르지 않도록 설정된다. 각 "소수 하전 캐리어(minor charge carrier)"만이, 즉 면 A의 브릿지 시작부 z로부터의 정공이나 다른쪽 면 B로부터의 전자만이 전체 활성 영역(1)에 걸쳐서 연장된 전계로부터 흡입되어 역전류에 기여한다.
브릿지 시작부는 미세 구조물로부터 메인 결정 영역으로의 전달 영역 z에 해당한다.
일례로서, 0.3㎛의 브릿지 폭과 10V의 UGKA에 있어서, 브릿지 내부에는 약 +0.3V의 전위와 이와 상응하는 수 1016cm-3의 전자 밀도가 발생한다. 일반적으로 매우 신뢰할만한 부품의 작동 온도에 해당하는 400K의 온도에서 정공 밀도는 수109cm-3에 이르고 역전류 밀도는 1mA cm-2이하에 이른다.
차단 상태에서, 상기 부품은 "플레이트" FA와 FB를 구비한 플레이트 콘덴서(plate condenser)로서도 제공될 수 있다. 전압이 상승하면, 활성 영역(1)으로부터 브릿지로 형성된 "미세 구조물" 상에 양극 전자들과 상응하는 "미세 구조물"이 유도되며 다른쪽에서 음극의 정공이 유도된다. 또한, 활성 영역(1)에는 새로운 하전 캐리어가 흐르며 이로 인하여 역전류에 기여한다. 전력선(40)은 실질적으로 반도체 원반을 통과하여 FA로부터 FB를 향하여 수직하게 연장된다. 물론, 브릿지가 시작하는 영역 z에서는 상기 역선이 도 2에 도시한 바와 같이 양의 게이트 전극 GA에서 시작하여 이 GA로부터 굽혀진 후 산화층을 통과하여 부품의 다른쪽 면으로 진행한다. 브릿지(10)의 길이 l이 충분하면, 브릿지의 중앙(2)에서는 수직하게 연장하는 역선(40)이 형성되지 않는다.
통전 상태:
동일한 UAB의 극성일 때 게이트 전압이 교환되면, 다시 말해서 KA에 대하여 UGKA가 -10V로, KB에 대하여 UGKB가 +10V로 교환되면, 제 1 면 A상에는 정공 밀집층(2a)이 형성되고 다른쪽 면 B에는 유사한 전자 밀집층이 형성된다. 그러나, 이것은 UAB의 극성일 때 바로 강한 전류 흐름을 유도하며, 또한 이로 인하여 극단의 부하가 발생하는 경우에 부품 상에서 전압 붕괴를 야기한다. 면 B로부터 면 A로 흐르는 전자는 절연 전극 EA에 의해서 차단되는 것이 아니고 측면에서 브릿지까지 확산되어야 한다. 브릿지 영역은 부분적으로 전자 정공 플라즈마에 의해서 오버플로우(overflow)된다. 상기 전자들은 n+영역을 거쳐서 접속부 KA로 유도된다. 두 개의 브릿지들 사이의 거리는 가능한 오버 플로우 농도의 높이에 영향을 미칠 뿐만 아니라 통전 전압 강하에도 영향을 미친다.
스위칭 오프를 위하여, 부품은 적어도 부분적으로 방전될 수 있다. 예를 들어 양 게이트 전압이 UGKA= UGKB= 0V로 설정된다면, 밀집층은 사라지게 된다. 이것은 면 A에서 정공 밀집층이 더 이상 존재하지 않기 때문에 브릿지에서 정공의 전도성과 이로 인한 정공 전류가 확실히 감소됨을 의미한다. 브릿지에서, 전자와 정공의 농도는 동화되며, 이로 인하여 전자 전류는 확실히 증가한다. 면 B에서 전자 밀집층 구조를 통한 전류 공급이 감소하며 정공의 방출이 증가하기 때문에 부품은 일정한 전류로 방전된다. 방전 상태 후에, 게이트 전압은 역전압 상태의 극성에 상응하게 조절될 수 있는데, 다시 말하면 UGKA = +10V, UGKB = -10V로 조절될 수 있으며, 이로 인하여 부품은 스위칭 오프될 수 있다. 이후, 게이트 전압은 완전히 방전되어 다시 전압이 가하여진다.
스위칭 오프 과정을 최적화하기 위하여, 게이트 전압은 반도체의 방전 상태에 따라서 시간과 무관하게 변화할 수 있다.
실리콘을 사용하는 경우에 있어서, 반도체 재료의 원반 두께는 소정의 역전 용량과 상응하게 선택된다. 이 근거로서 약 1㎛의 실리콘 두께 당 10V의 역전압이 가하여질 수 있으며, 또한 예를 들어 약 200㎛의 원반 두께에 대하여 2000V의 역전압이 가하여질 수 있다. 브릿지의 시작부에서 수직 전계를 보호하기 위하여 브릿지의 폭 b는 가능한 낮게 선택된다. 일반적인 폭으로서 약 0.2㎛ 내지 2.0㎛가 설정될 수 있다. 브릿지에서 수직 전계를 방지하기 위하여, 브릿지 길이 l을 브릿지 폭의 수배, 즉 3 내지 10배에 해당하도록 설정한다. 깊이는, 예를 들어 유도된 충전 전류에 따라서 자유롭게 설정한다. 두 개의 브릿지들 사이의 거리는 브릿지 폭의 약 10 내지 20배에 해당할 수 있으며, 브릿지 접속부 KA 및 KB 상에서 n+및 p+영역의 크기는 브릿지 폭 정도에 해당한다. 이러한 구성이 바람직하다.
상기 부품이 양 방향 작동 방식으로 사용되는 경우에, 상기 부품은 에지 영역에서, 예를 들어 자계 코일의 일반적 시스템의 형태에서 비대칭 도핑 영역을 통하여, 또는 측면 도핑 과정의 변화를 통하여 전자계 강도를 감소시키는 것이 바람직하다. 이와 대조적으로, 자계판(50)은 도 3에 개략적으로 도시한 바와 같이 WO 99/27582(프라운호퍼)의 반도체로부터 연속해서 굽혀지는 에지 접속부로서 제공된다.
상기 부품에 기초한 기능상의 원리는, 특히 제조 공정에 따라 비용이 다른 상이한 구조물로 실현될 수 있다. 예를 들어, 도 1과 도 2에 도시한 얇은 컬럼이나 긴 브릿지는 충분한 강성을 갖지 못할 뿐만 아니라 접속 전극 KA와 KB의 접속이 매우 어렵다. 또한, 도 4, 도 7 또는 도 8에 도시한 바와 같이 전체 브릿지 구조물은 반도체 결정에 "삽입"될 수 있다.
이를 위하여, 반도체에는 그뢰벤(Graben), 주로 영문자 "트랜치(trench)가 에칭되기 때문에, 원하는 "브릿지(2, 2')가 잔류한다. 상기 트랜치의 벽은산화층(20a)으로 절연되며, 그후 트랜치는 우수한 전도성 게이트 전극 GA로 충진된다. 게이트 전극은 표면 아래쪽에서 하나 이상의 위치에서 접속면들과 외부 접촉을 제공하는 관련 그리드나 네트워크를 형성한다. 이 "트랜치 기술"은 데이터 메모리 제작을 위해 사용되며 종래 기술에 따른다. 현재로서, 접속 전극 KA와 KB의 접촉은, 산화층(20)으로 절연된 상부 게이트 전극 GA에 있어서 단지 자계판 FA, FB 및 접속면 KA, KB의 금속화만으로 완전히 평탄하게 설치될 수 있기 때문에 매우 간단하다.
또한, 상기 구조물에 대하여 추가의 변형이 가능하다. 게이트가 브릿지의 내부(2, 2', 2")에 작용할 필요가 있는 반면에 반도체의 용적에 비하여 다른쪽에서 또는 하측면에서는 원치않는 캐패시턴스가 발생한다. 또한, 넓은 트랜치인 경우에 브릿지 내부로부터 이격된 면에는 절연층이 실질적으로 보다 두껍게 설치될 수 있다. 또한, 넓은 트랜치인 경우에, 자계판 FA는 다른 벽 위에서 트랜치의 저부 상에까지 안내될 수 있다.
상기와 같은 경우에 고려되는 구조물의 변형예를 도 5에 도시한다. 이 구조물은 도 2의 브릿지(2)를 이등분하여 절연 자계 전극 상에 덮히도록 구성된다. 이러한 수평 미세 구조물에서는, "브릿지 폭 b"을 실질적으로 낮출 수 있을 뿐만 아니라 기계적 한계 강도를 초과하지 않는 범위에서 비율 l/b를 크게 확장시킬 수 있다.
도 2에 도시한 이등분 및 수평 구조물의 변형예를 도 5에서 삽입 상태로 도시한다. 여기서, 도 2의 브릿지(2)는 전도 영역 z를 통하여 수평 브릿지 영역(2*)으로 전도되는 활성 영역(1)과 같은 도핑되지 않거나 약간 도핑된 반도체 결정으로 구성된 협폭의 조절 영역(2*)에 해당한다. 상기 영역 z는 도 2에 도시한 브릿지의 다리 영역이나 브릿지의 시작 영역 z에 해당한다. 반도체 결정(1)에서 활성 영역에 삽입된 자계판 FA는 굽혀진 형태를 가지며 도 5의 왼쪽에 도시한 바와 같이 표면에 배치된 자계판과 전도 상태로 접속된다. 굽혀진 연장부의 긴 다리의 길이 l이 도면부호 b로 표기한 조절 영역(2*)의 두께보다 몇 배 더 길다. 브릿지의 왼쪽 에지 영역에 형성된 굽혀진 형태의 자계판 FA는 수평 절연층(20b)에 걸쳐서 반도체 결정의 양쪽에서 졀연된다. 이와 대향 배치된 면에서, 즉 도 5에 도시한 미세 구조물(12)의 표면에서 MOS-구조물은 게이트 접속부 GA와, 결정(1)의 표면 상에서 수평 절연층(20)과, 조절 브릿지 영역(2*)으로 구성된다. MOS-배치에 있어서, 하전 캐리어의 채널은 전도 영역 z에서 접속 전극 KA에 대한 조절 전압에 따라서 조절된다. 하전 캐리어(전자 또는 정공)의 조절은 상술한 실시예와 동일하며 여기서는 별도로 설명하지 않는다. 접속면 KA 근처의 굽혀진 영역에서, 고밀도로 도핑된 영역(3a, 4a)이 제공되며, 이 영역은 미세 구조물(12)의 길이방향 l을 따라서 약간 연장된다.
실질적으로 좁게 형성될 수 있는 조절 영역(2)에도 불구하고 도 5에 따라 설치된 미세 구조물(12)의 기계적 강도를 향상시킬 수 있다.
또한, 고역전 스위치를 제조하기 위하여 pn-전도 차단 개념이 사용될 있으며, 상기 고역전 스위치는 낮은 역전압을 갖는 외부 회로, 소위 캐스케이드 회로에 의해서 조절될 수 있다. 트랜치 기술에 따른 상기 구조물의 형상을 도 6의 A에 도시한다. 트랜치는 유리와 같은 절연체(60)로 충진된다. 다시, 이 구조물의 다른쪽 면 B에서도 대칭 형상을 이루는 것으로 생각할 수 있다. 지금까지 두 개의 브리지(2*)들의 각각은 밀봉 가능한 상태로 서로 나란하게 배치되며, 이들 중 한쪽은 n+로 도핑되어 접속면 KnA와 외부 스위치 SnA를 거쳐서 자계판 FA와 결합되며 두 번째 브릿지는 외부 스위치 SpA를 거쳐서 면 A에서 자계판 FA와 결합한다. 다른쪽 면 B에 대한 자계판 FA에는 양 전위가 배치되며, 따라서 역전압을 위하여 도 6a에 도시한 바와 같이 대향 배치된 스위치 SnA와 SpB는 폐쇄되고 대향 배치된 스위치 SpA와 SnB는 개방된다. 개방된 접속부 KpA와 KnB의 전위는 해당 자계판에 대하여 대향 배치된 면을 향하는 방향으로 변위된다. MOS-게이트에서와 같이 상기 전위는 다른쪽 방향으로 변위되지는 않는다. 따라서, n+및 p+접촉부에는 두 개의 독립된 접속면이 제공될 수 있다.
메인 결정체의 내부에서는 도 2에서와 같이 하전 캐리어가 전달된다. 이것은 구성된 MOS-구조물에 의해서가 아니라 외부 MOS-부품에 의해서 가능하다. 상기 부품들은 각 전도 영역 z에서 이들의 농도를 조절하는 하전 캐리어의 형태를 결정한다.
외부 스위치는 양 방향 스위치의 전체 전류를 유도할 수 있는 저역전 MOSFET일 수 있다. 통전시, 스위치 SpA와 SnB는 상응하게 폐쇄되며 스위치 SnA와 SpB는 개방된다. 또한, 모든 스위치의 동시 폐쇄를 통하여 부분적으로 방전될 수 있다.
또한, 다른 부품에서는 pn 전도 차단 개념이 바람직하게 사용될 수 있다. 예를 들어, 부품은 한쪽 방향으로만 조절되도록 스위칭되기 때문에, 상기 구조물은 본 발명에 따라서 한쪽 면에만 고정되며 다른쪽 면은 상응하게 통전되는 하전 캐리어가 도핑된다. 이와 같은 IGBT와 유사한 구조물을 도 7에 도시한다. 상기 부품은 MOS 제조용으로서, 특히 안정성에서 유리한 작동 영역을 갖는데, 이것은 전류 필라멘트를 방지할 수 있기 때문이다. 도 4에 따른 구조물에서는 미세 구조물의 다른 형태를 도시하지만 동일하게 사용될 수 있다.
도 8과 도 8a는 측방향 부품으로서 미세 구조물(14)을 갖는 양 방향 스위치를 도시한다. 평면 I-I를 따른 단면을 도 8a에 도시하며, 이들 양 도면들을 동시에 설명한다. 여기서 측방향이란, 모든 접속 부품들이 이 부품들의 측면에 배치됨을 의미한다. 위에서 대향 배치된 면 A와 B로서 설명한 결정 영역의 양 표면들은 서로 나란하게 배치되며 양 도면의 중앙은 절단되어 있으며 다만 좌측 및 우측 영역만을 도시한다. 상기 측방향 구조로 인하여 제조 비용을 감소시킬 수 있으며, 포토리소그래픽은 한쪽 표면에서만 필요하고, 다른쪽 면에서는 도핑되지 않거나 약간만 도핑된 반도체 결정체 i의 절연을 위하여 유전체(70)를 사용하는데, 이 구조의 전체 영역 중 활성 영역(1)은 절연층(70)의 상부에 해당한다. 상기 구조물은 절연체 상에 배치되는 실리콘, 즉 SOI라 불린다.
바람직한 실시예로서, 상기 구조물은 A 면으로부터 B 면까지 가하여진 역전압이나 블로킹 전압에 따라서 약 100㎛의 크기를 가질 수 있다.
도 8에서는 도 1과 도 2에서 이미 설명한 도핑 영역(3a, 4a)을 나타내기 위하여 부분적으로 절단된 접속면 KA와 KB를 도시한다. 또한, 트랜치 구조물 GA, 20a는 도 4에 따라 이미 설명한 바와 같다. 트랜치 구조물 내에 구성된 MOS-구조물의 형상은 도 4와 다른데, 이 구조물은 전체 길이에 걸쳐서 이 구조물의 길이방향을 따라서 한 줄로 늘어서 있으며, 브릿지(2')는 상술한 도면들에서 도면부호 2로 표기한 브릿지 구조물이 형성되는 위치에 제공된 도핑되거나 약간 도핑된 반도체 결정체들 사이에 제공된다.
도 8에 도시한 바와 같이 높이에 비해 좁은 폭을 갖는 각각의 스트립 형상 구조에서는 MOS-구조물이 양쪽에 주위 영역에 대하여 절연된 층(20a)을 갖는 트랜치 게이트 GA가 제공된다.
MOS-구조물은 상술한 도면들에서 설명한 바와 유사하게 조절할 수 있다. 고밀도 도핑 영역(3a, 4a)들은 한 줄로 늘어선 트랜치 게이트들 사이로 연장된 삽입형 브릿지 구조물에 의해서 제어되며 결정체는 측방향 스위치의 원하는 작동 상태에 따라서 휴지하고자 하는 하전 캐리어나 주입하고자 하는 결정체 내의 하전 캐리어를 허용한다.
본 발명에 따라서, 정상 작동이 가능한 스위치에는 도 8에 도시하지 않은 각 트랜치 게이트 GA들 사이나 다른 측면 GB 상에서 전도성 접속이 제공된다. 여기서, 트랜치 게이트를 구성하는 각 열의 외면 상에서 교호적으로 나열된 n+및 p+영역의 상부에 배치되며 부분적으로 절개하여 도시한 접속 금속층을 볼 수 있다. 각 트랜치 게이트를 구성하는 열의 내측면에는 도핑되지 않거나 약간만 도핑된 반도체 결정체가 배치되어 역전압이나 블록킹 전압을 수용한다.

Claims (19)

  1. 활성 영역(1)과 에지 영역(50, 51)을 통하여 적어도 한쪽 방향으로, 바람직하게는 양 방향으로 게이트 회로의 가동 전압 이상의 높은 전압까지 전류를 스위칭하기 위하여 도핑되지 않거나 약간 도핑된 반도체 결정으로 구성된 반도체 스위치에 있어서,
    상기 반도체 스위치의 활성 영역(1)에서 대향 배치된 표면들 중 적어도 한쪽에는, 특히 상기 표면들의 양쪽에는 넓은 면적에 걸쳐 분포되며 실질적으로 동일하게 형성된 미세 구조물(10, 11, 12, 13, 14)들이 제공되며,
    상기 미세 구조물들의 각각은 이 미세 구조물의 넓은 면적 GA, GB에 걸쳐 조절 가능하게 반도체 결정의 활성 영역(1) 내로 하전 캐리어를 이동시킬 수 있는 전도성 접속면 KA, KB를 가지며, 이로 인하여 활성 영역(1)에서 하전 캐리어의 농도를 조절할 수 있을 뿐만 아니라 이로써 반도체 스위치의 스위칭 온 상태를 조절할 수 있는 반도체 스위치.
  2. 활성 영역(1)과 에지 영역(50, 51)을 통하여 적어도 한쪽 방향으로, 바람직하게는 양 방향으로 게이트 회로의 가동 전압 이상의 높은 전압까지 전류를 스위칭하기 위하여 도핑되지 않거나 약간 도핑된 반도체 결정으로 구성된 반도체 스위치에 있어서,
    상기 활성 영역(1)에서 대향 배치된 표면들 중 적어도 한쪽에는, 특히 상기표면들의 양쪽에는 넓은 면적에 걸쳐 분포되며 실질적으로 동일하게 형성된 미세 구조물(10, 11, 12, 13, 14)들이 제공되며,
    상기 미세 구조물들의 각각은 이 미세 구조물의 넓은 면적 GA, GB에 걸쳐 조절 가능하게 반도체 결정의 활성 영역(1)으로부터 하전 캐리어를 이동시킬 수 있는 전도성 접속면 KA, KB를 가지며, 이로 인하여 활성 영역(1)에서 하전 캐리어의 농도를 조절할 수 있을 뿐만 아니라 이로써 반도체 스위치의 스위칭 오프 상태를 조절할 수 있는 반도체 스위치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 활성 영역(1)의 나머지 표면은, 특히 미세 구조물(10, 11, 12, 13, 14)에 포함되지 않는 부분 영역의 내부는 절연층(20, 21)을 이루고,
    상기 절연층은 반도체 결정 상에 설치된 내부 자계판 FA; FB를 지지하고, 이 내부 자계판은 미세 구조물 위에 배치된, 특히 활성 영역 중에서 대향 배치된 표면에 배치된 접속면 KA, KB와 전도 결합함으로써 전압을 차단하거나 전류를 스위칭하기 위한 두 개의 메인 접속면을 형성하는 반도체 스위치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 하전 캐리어를 유입하거나 유출하기 위한 용도로 사용하는 미세 구조물은 실질적으로 균일한 거리로 설치되어 융기된 컬럼이나 긴 브릿지(10)로 구성되며 측면에 MOS-구조물(GA, 20, 2; GA, 20, 2*; GB,20, 2)이 제공됨으로써 스위치의 활성 영역(1) 중 각 미세 구조물로부터 도핑되지 않거나 약간만 도핑된 반도체 결정까지의 전도 영역 z에서 하전 캐리어의 농도를 조절할 수 있는 것을 특징으로 하는 반도체 스위치.
  5. 제 1 항, 제 2 항 또는 제 4 항 중 어느 한 항에 있어서, 상기 미세 구조물로부터 나머지 활성 영역까지의 전도 영역 z에서 하전 캐리어의 농도를 조절하기 위하여,
    (a) 한쪽 접속면 A에 배치된 미세 구조물의 제 1 하전 캐리어 농도를 조절하며,
    (b) 다른쪽 접속면 B에 배치된 미세 구조물의 제 2 하전 캐리어를 동시에 조절하는 반도체 스위치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 미세 구조물은 긴 브릿지나 컬럼(11)으로 구성되며, 이 브릿지나 컬럼의 한쪽면에는 반도체 결정 내에 삽입되는 게이트 전극이 제공됨으로써 삽입형 MOS-구조물을 형성하는 것을 특징으로 하는 반도체 스위치.
  7. 제 6 항에 있어서, 상기 내부 자계판 FA; FB와 전도성 접속면 KA; KB는 삽입형 MOS-구조물의 상부에서 매끄러운 평면을 형성하는 것을 특징으로 하는 반도체 스위치.
  8. 제 1 항에 있어서, 상기 미세 구조물(12)은 반도체 결정의 표면과 나란하게 연장하며,
    양쪽에서 절연된 상기 자계판(20b, FA)은 상기 표면으로부터 출발하여 반도체 결정 내에 삽입되는 것을 특징으로 하는 반도체 스위치.
  9. 제 7 항에 있어서, 상기 삽입된 자계판 FA와 반도체 결정의 표면 사이에는 좁은 폭(b)의, 그러나 긴(l) 조절 영역(2*)이 형성되는 것을 특징으로 하는 반도체 스위치.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 협폭의 조절 영역(2*) 중 외부를 향한 면에서만 MOS-구조물(2*, 20, GA)을 갖는 것을 특징으로 하는 반도체 스위치.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 미세 구조물(10)은 전도 영역 z로부터 결정 영역(1)까지 이격된 미세 구조물의 단부에서 n+도핑과 p+도핑층이 교호적으로 접촉된 영역(3, 4; 3a, 4a)을 가지며, 이 영역은 공통 접속면 KA; KB를 거처셔 상호 전도 결합하는 것을 특징으로 하는 반도체 스위치.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 미세 구조물(13)은 MOS-구조물을 갖지 않으며 이들은 쌍으로 구성되어 인접하게 배치되고,
    상기 각 쌍은 전자 전류나 정공 전류를 전도하기 위하여 제 1 전극 KnA를 갖는 n+영역과 제 2 전극 KpA를 갖는 p+영역을 포함하고, 이와 같이 쌍으로 구성된 구조물은 외부에서 조절 가능한 보조 스위치 SnA; SpA에 의해서 구조물의 표면에 배치된 접속 전극 FA와 결합하는 것을 특징으로 하는 반도체 스위치.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 활성 영역(1)의 바깥쪽 표면은 절연층(51)을 이루며 반도체 결정에 설치된 외부 자계판(50)을 지지하고, 이 외부 자계판은 미세 구조물(10, 11, 12, 13, 14)의 접속면 KA, KB와 전도 결합하거나 내부 자계판 FA; FB와 전도 결합하는 것을 특징으로 하는 반도체 스위치.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 내부 자계판 FA, FB의 에지 영역은 에지 접속을 형성하기 위하여 에지 쪽으로 연속해서 두껍게 구성되는 절연층(51)으로 확장된 층(50)을 이루고 보호 전극(52)과 전도 결합하며, 이 보호 전극은 반도체 결정 위로 돌출되어 굽혀지는 형태(볼록)로 연장하는 층(52a)을 이루는 것을 특징으로 하는 반도체 스위치.
  15. 제 1 항 또는 제 2 항에 있어서, 상기 양 접속면 KA, KB는 미세 구조물(14)을 통하여 반도체 결정의 미세 구조물 표면에 설치되며 대향 배치된 표면은 절연층(70)을 이루는 것을 특징으로 하는 반도체 스위치.
  16. 제 1 항, 제 2 항 또는 제 18 항 중 어느 한 항에 있어서, 상기 미세 구조물(10, 11)은 도핑되지 않거나 약간 도핑된 반도체 재료로 구성되며, 이 반도체 재료의 길이는 반도체 재료의 폭 b의 수배에 해당하는 것을 특징으로 하는 반도체 스위치.
  17. 제 1 항, 제 2 항 또는 제 18 항 중 어느 한 항에 있어서, 상기 미세 구조물은 실질적으로 균일하게 배치되며, 특히 표면의 어느 한쪽 방향에서 이 방향으로 수배의 연장부를 이루는 일정 거리로 배치되는 것을 특징으로 하는 반도체 스위치.
  18. 활성 영역(1)과 에지 영역(50, 51)을 통하여 적어도 한쪽 방향으로, 바람직하게는 양 방향으로 게이트 회로의 가동 전압 이상의 높은 전압까지 전류를 스위칭하기 위하여 도핑되지 않거나 약간 도핑된 반도체 결정으로 구성된 반도체 스위치에 있어서,
    상기 반도체 스위치의 활성 영역(1)에서 이 활성 영역(1)의 대향 배치된 두 개의 표면들 중 적어도 한쪽에는, 특히 상기 표면들의 양쪽에는 넓은 면적에 걸쳐 분포되며 실질적으로 동일하게 형성된 미세 구조물(10, 11, 12, 13, 14)들이 표면 근처에 제공되며,
    상기 미세 구조물들의 각각은 이 미세 구조물의 넓은 면적에 걸쳐 해당 전도 조절면 GA, GB에 의해서 반도체 결정의 활성 영역(1)까지 또는 이 활성 영역으로부터 반도체 결정의 활성 영역(1) 내로 하전 캐리어를 이동시킬 수 있는 전도성 접속면 KA, KB를 가지며, 이로 인하여 하전 캐리어를 유입하거나 유출할 수 있는 반도체 스위치.
  19. 50V 이상의 전압에서 하나 이상의 전류 방향으로 전류를 스위칭하기 위하여 반도체 결정으로 구성된 반도체 부품에 있어서,
    (a) p+이미터(80)와, 이 이미터와 접하며 애노드측 A에 배치된 n 스톱층(81)을 구비하며, 이때 나머지 체적에서 캐소드측 B는 도핑되지 않거나 약간만 도핑되고;
    (b) 반도체 결정에는 캐소드측 B에서 거의 균일하게 분포된 미세 구조물(11)이 제공되며 이 미세 구조물에 포함되지 않은 영역에서 절연층이 설치된 자계판 FA가 제공된 활성 영역(1)을 가지며, 상기 자계판은 캐소드측 B에서 접속 전극 K와 전도 결합하고;
    (c) 상기 미세 구조물에는 전자뿐만 아니라 정공을 활성 영역(z, 1)내로, 또는 이 활성 영역으로부터 전위 조절하는 형태로 이동시킬 수 있는 전도 조절면 GA가 제공됨으로써, 도핑되지 않거나 약간 도핑된 공간에서, 특히 미세 구조물 근처에서 접속면 K에 대한 조절면 GA 상의 전위에 따라서 도핑을 조절할 수 있는 반도체 부품.
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