KR20010075354A - 반도체 소자를 제조하기 위한 방법 - Google Patents

반도체 소자를 제조하기 위한 방법 Download PDF

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KR20010075354A
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게랄트 데보이
헬무트 슈트라크
올리버 해벌렌
미하엘 뤼프
볼프강 프리차
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Abstract

본 발명은 상이한 도전율 타입의 반도체 영역(4,5)으로 이루어진 반도체 소자를 제조하기 위한 방법에 관한 것이다. 상기 도전율 타입은 반도체 몸체(1) 내에 교대로 위치 설정되며, 그리고 상기 반도체 몸체(1)내에서는 적어도 제 1 구역(6)에서부터 제 2 구역(1)가까이까지 연장되며, 그리고 트렌치(11, 14)의 가변성 도핑과 상기 트렌치의 채움을 이용하여 상기 두 구역(6, 1)으로부터 증가하는 전계를 생성한다.

Description

반도체 소자를 제조하기 위한 방법 {METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT}
보상 소자에 대해 장시간에 걸쳐 상이한 분산 이론 검사(dispersed-theoritical test)(US 4 754 310, US 5 216 275 비교)가 이루어졌다. 그러나 상기검사의 경우 폐로 저항(RSDon)에 대한 특별한 개선의 노력이 있었지만, 소스-드레인 전압이 높을 때 고 전류 상태에서 애벌란시와 단락을 고려한, 특히 견고성과 같은 전류 부하 시 안전성의 개선은 이루어지지 않았다.
보상 소자는 트랜지스터의 드리프트 영역 내 n과 p 도핑된 영역들의 전하의 상호 보상을 기초로 한다. 이때 상기 영역들은 공간적으로, 선적분이 pn-접합에 대해 수직으로 연장하는 선을 따라 도핑됨으로써 항상 재료 고유의 항복 전하 이하에 유지되는 식으로 배치되어 있다(실리콘 : 약 2 ·1012cm-2). 예를 들어 수직형 트랜지스터가 파워 일렉트로닉스에 있어서 통상적인 바와 같이 하나의 수직형 트랜지스터 내에는 쌍으로 이루어진 p와 n 칼럼 혹은 플레이트가 배치되는 것이 가능하다. 가로 구조에 있어서는 p형과 n형 전도층이, p형 전도층으로 점유된 트렌치와 p형 전도층으로 점유된 트렌치 사이에 교대로 겹쳐 적층되어 있는 것이 가능하다(US 4 754 310 비교).
p형과 n형 도핑의 계속적인 보상에 의해, 보상 소자의 경우 전도 영역(n 영역의 n 채널 트랜지스터의 경우, p 영역의 p 채널 트랜지스터의 경우)의 도핑은 분명하게 증가한다. 그로부터 전도 표면에서의 손실에도 불구하고, 폐로 저항(RDSon)에서의 분명한 이득이 발생한다. 이때 트랜지스터의 차단 능력은 실제로 두 도핑의 차이에 종속하게 된다. 폐로 저항의 단면 감소율에 근거하여 적어도 한 등급 정도 더욱 높은 전도 영역의 도핑이 바람직하기 때문에, 차단 전압의 제어는, (≤ ±10%) 영역 내 값에 대해 정의 가능한 보상도의 제어되는 조정을 요구한다. 폐로 저항에 있어서 이득이 더욱 높은 경우 앞서 언급한 범위는 더욱 적어진다. 이때 보상도는 "(p형 도핑 - n형 도핑)/n형 도핑"에 의해 혹은 "전하차이/도핑영역의 전하"에 의해 정의할 수 있다.
그리고 또한 또 다른 정의방법도 가능하다.
그로부터 견고한 반도체 소자를 얻고자 하는 것이다. 상기 소자는 한편에서는 항복 전에 혹은 항복 시에 높은 애벌란시 저항과 큰 전류용량을 특징으로 하며, 그리고 다른 한편에서는 양호하게 재현 가능한 특성을 가지는 제조공정의 기술적 편차 측도에 대한 관점에서 간단하게 제조 가능하다.
상기 완전 신형의 반도체 소자는, 제 1 및 제 2 도전율 타입의 영역들이, 제 1 표면에 근접한 영역에서는 제 2 도전율 타입의 전하 캐리어가, 그리고 제 2 표면에 근접한 영역에서는 제 1 도전율 타입의 전하 캐리어가 우세하게 작용하는 식으로 도핑되어 있을 때 획득된다.
제 2 도전율 타입의 영역들은 바람직하게는 제 2 구역까지 도달하지 않으며, 그럼으로써 상기 제 2 표면과 제 2 구역 사이에는 제 1 도전율 타입의 약하게 도핑된 영역이 존재하게 된다. 그리고 또한 상기 영역의 폭을 "제로(0)"에 근접하게 할 수 있다. 그래서 약하게 도핑된 영역은 몇 가지 이점을 제공한다. 다시 말해 차단 전압의 상승, 전계강도의 "소프트" 파형, 역다이오드의 정류 특성의 개선을 제공한다.
제 2 도전율 타입의 영역 내에서, 도핑에 의해 야기된 보상도는, 제 1 표면에 근접해서는 제 2 도전율 타입의 원자 잔기가, 그리고 제 2 표면에 근접해서는제 1 전도율 타입의 원자 잔기가 우세하게 작용하는 식으로 변동된다. 또한 두 표면 사이에는 p, p-, n-, n 혹은 n, n-, p-, p의 연속층이 존재한다.
전계 상에 교대로 상이하게 위치하는 전도율 타입이 상호 인터리빙방식으로 배치된 영역의 작용은 예컨대 다음과 같이(다음에서 "가로"와 "수직"은 수직형 트랜지스터에 관계한다) 통상적인 DMOS 트랜지스터와는 구분된다 :
(a) 전극들 사이의 주 전화(main telephone)에 대해 "가로의" 횡방향 계자가 존재하며, 상기 계자의 강도는 항복 전하에 상대적으로 가로 전하(가로 pn 접속에 대해 수직인 선적분)의 부분에 종속한다. 상기 계자는 전극과 홀(hole)로 분리되며 그리고 전류 경로를 따라 전도 횡단면을 감소시킨다. 이러한 사실은 애벌란시에서의 과정, 항복 특성곡선 그리고 특성 전계의 포화 영역을 이해하는데 근본적으로 중요하다.
(b) 전극들 사이의 주 전화에 대해 병렬의 "수직" 전계는 국부적으로 인접한 도핑의 차이에 의해 결정된다. 이러한 점의 의미는 도너의 과잉 시에(n 부하분포 : n 형 영역 내 전하가 p 영역의 전하보다 우세하게 작용한다) 한편에서는 DMOS에 유사한 전계분포(차단 pn-접합에서의 계자의 최대값, 맞은 편에 놓인 소자 뒷면 방향으로 감소하는 계자)가 조정되긴 하지만, 그러나 동시에 계자의 기울기는, 단지 n 영역의 도핑에만 상응할 수 있는 것보다 분명하게 더 작다. 그러나 다른 한편에서는 억셉터를 이용하여 n 영역을 초과 보상함으로써 뒷면 방향으로 증가하는 전계분포가 가능해진다(p 부하분포, 도너에 대해 억셉터의 초과). 계자 최대값은 p 영역의 바닥에서 상기의 레이아웃이 이루어질 때 존재한다. 두 도핑이 정확하게보상된다면, 수평의 전계분포가 야기된다.
정확하게 수평인 전계분포를 이용하여 항복 전압의 최대값이 달성된다. 억셉터 혹은 도너가 우세하게 작용한다면, 항복 전압은 항상 감소하게 된다. 결과적으로 항복전압을 보상도의 함수로서 적용한다면 포물선 파형이 발생한다.
이때 p형과 n형 영역 내 일정한 도핑 혹은 동일한 높이의 주기적 최대값을 이용하여 국부적으로 변화시키는 도핑은 "보상 포물선"의 비교적 첨예한 철극성 최대값(salient maximum)을 초래한다. "제조 윈도우"(모든 관련 개별 공정의 편차 포함)에 유리하게, 신뢰할만한 효과와 제조 안전성을 달성할 수 있도록 비교적 높은 항복전압에 방향 설정되어야 한다. 그러므로 목표는 보상 포물선을 가능한 한 평평하면서도 폭이 넓게 형성하는 것이어야 한다.
만약 상기 소자에 차단 전압이 인접하게 된다면, 드리프트 경로, 다시 말해 반대편 도핑의 쌍으로 배치된 영역의 범위는 이동 가능한 전하 캐리어로부터 제거된다. 폭내어진(tenter) 공간전하 구역에는 양전하의 도너 몸체와 음전하의 억셉터 몸체가 존재한다. 그런 다음 상기 몸체들은 우선적으로 계자의 파형을 결정하게 된다.
공간전하 영역을 통과하는 전류흐름은, 만약 상기 전류흐름과 결부된 전하 캐리어의 농도가 바탕 도핑(background doping)의 범위 내에 존재하게 된다면, 계자의 변경을 야기한다. 이때 전극은 도너를 보상하고, 홀은 억셉터를 보상한다. 소자의 안정도의 경우 또한 어떠한 도핑이 국부적으로 우세한가, 어느 전하 캐리어가 생성되는가 그리고 어떻게 자신의 전류경로를 따라 자신의 농도가 조정되는가하는 것도 매우 중요하다.
기본 메카니즘의 이해를 위한 다음의 실시예의 경우 우선적으로 p형과 n형 영역의 일정한 도핑이 가정된다.
폐쇄 상태에서 그리고 특히 MOS 트랜지스터 특성곡선의 포화영역에서 순수 전자류는 채널에서부터, 수직형 트랜지스터의 경우 또한 "칼럼"이라고 명명되는, n형 영역으로 흐르며, 동시에 깊숙한 곳에서는 전기 횡방향 계자에 근거하여 전류흐름의 집속이 증가한다. 고전류 안전도는 n 도핑이 우세함으로써 촉진된다; 그러나 채널 영역이 자신의 양수의 온도 계수를 이용하여 셀 전계내에서 비균질성 전류 분포를 차단하기 때문에, 상기 동작모드는 오히려 중요하지 않다. 전류 밀도의 감소는 채널 인터페이스의 부분적인 셰이딩(shading)에 의해 달성된다. (DE 198 08 348 A1 비교).
항복 특성곡선 내지 그 파형의 경우 다음과 같은 사항이 고려되어야 한다 : 전극과 홀의 생성은 최대 전계강도의 영역에서 이루어진다. 두 전하 캐리어 유형의 분리는 전기 횡방향 계자에 의해 이루어진다. p형 내지 n형 영역 내에서의 두 전류 경로를 따라서 집속과 또 다른 증식이 발생한다. 궁극적으로 부분적인 채널 셰이딩의 작용은 결코 발생하지 않게 된다. 안정도는 단지 이동 가능한 전하 캐리어가 자신의 생성지 밖에서 전계를 상승시키며, 그로 인해 각각의 셀의 항복 전압을 상승시킬 때에만 존재하게 된다. 보상 소자의 경우 상기의 사항은 p형과 n형 부하영역 내에서의 안전도를 의미한다. 그러나 최대값의 보상 포물선 내에서는 그렇지 못하다. p형 부하 영역 내에서는 항복이 칼럼의 "바닥"에서 이루어진다. 전자는 드리프트 영역으로부터 나오게 되며 그로 인해 계자에 영향을 미치지 못하게 된다. 홀은 종방향 전계에 의해 상부측의 소스 접점까지 당겨진다. 이때 홀의 전류는 자신의 경로를 따라 종방향 전계에 의해 집속된다. : 이러한 경우 전류밀도는 증가한다. 그러므로 전기 종방향 계자는 우선적으로 표면 가까이에서 영향을 받게 된다. 초과 억셉터 몸체(p 부하분포)의 보상의 결과로서 전계의 기울기의 감소와 항복 전압의 상승이 이루어진다. 이러한 상황은, 계자가 분명히 임계의 전계 강도 이하에서(실리콘의 경우 : 약 1015cm-3의 전하 캐리어 농도에 대해 대략 270 kV/cm) 유지되는 점에 한해서 안정하다.
도너의 과잉을 가지는 n형 부하 영역에서는 항복이 표면 가까이에 위치한다. 홀은 소스 접점까지 흐르며, 그리고 자신의 생성지에서부터 p형 튜브까지의 경로 상에서 계자에 영향을 미친다. 그러므로 항복 위치를 가능한 한 p형 튜브 가까이에 인접시키는 것이 목표가 되어야 한다. 이러한 점은 예컨대 n형 도핑을 국부적으로 증가시킴으로써 발생할 수 있다. 전자는 완전한 드리프트 영역을 통해 뒷면까지 흐르며, 그리고 마찬가지로 자신의 전류경로를 따라 계자에 영향을 준다. 안전도는, 전자 흐름의 작용이 홀의 전류의 작용보다 우세한 경우에 달성된다. 여기서 셀 배치의 기하학적 구조가 중요한 역할을 하기 때문에, 특히 보상 포물선의 최대값에 근접하게 안정하면서도, 불안정한 특성곡선의 한 영역이 존재한다.
애벌란시에서의 환경은, 항복의 경우에서의 환경과 매우 유사하다. 그러나 전류는 분명히 더욱 높으며, 정격 전류의 경우 트랜지스터 정격전류의 두 배에 이른다. 횡방향 전계는 항상 전류의 분명한 집속을 야기하므로, 보상 소자의 경우 비교적 더욱 적은 전류 부하 시에는 안정도 영역이 중지된다. 이러한 점은 물리적 측면에서, 항복 전계강도가 국부적으로 달성됨을 의미한다. 그런 다음 종방향 전계는 더 이상 상승할 수 없지만, 그러나 종방향 전계의 곡률은 계속해서 증가한다. 이러한 점으로부터 결과적으로 관련 셀의 항복전압의 복귀가 발생한다. 개별 셀의 특성곡선에 있어서, 그리고 또한 시뮬레이션에 있어서 상기 사항은 음수의 미분저항에 의해 도시된다; 다시 말해 전압은 전류가 상승함에 따라 감소한다. 다수개의 10,000개의 셀들을 가지는 대형 트랜지스터에 있어서, 상기 사항은 매우 빠른 전류의 비균질성 재분포를 초래하게 된다. 필라멘트가 형성되며, 그리고 트랜지스터는 국부적으로 녹게된다.
상기 사항들로부터 보상 소자의 안정도에 대한 다음과 같은 일관된 결과가 도출된다 :
(a) 전극과 홀들을 분리함으로써 IGBT와 다이오드의 경우에서처럼 "자동 안정화"가 이루어지지 않는다. 오히려 보상도, 전계분포 그리고 항복 위치가 정확하게 조정되어야 한다.
(b) 보상 포물선 상에서 p형과 n형 영역 내지 "칼럼"의 일정한 도핑 시에 확실한 p형 부하 영역에서 그리고 확실한 n형 부하 영역에서 안정한 영역이 존재한다. 두 영역은 서로 연관되지 않는다. 그러므로 단지 극히 작은 제조 윈도우가 발생한다. 보상 포물선은 p형과 n형 영역 내지 칼럼의 일정한 도핑 시에 급경사를 이룬다. 항복 위치는 적은 백분율 내에서 p형 칼럼의 바닥에서 표면 방향으로 변위된다.
(c) 각각의 보상 소자의 경우 애벌란시에는 전류 파괴 임계값이 존재한다. 상기 임계값은 보상도와 직접적으로 결부되어 있다. 보상도는 다른 측면에서는 달성 가능한 항복 전압을 결정하며, 그리고 RDSon 이득에 영향을 미친다.
(d) p형과 n형 영역의 일정한 도핑 시에, 앞서 기술한 바와 같이, 소자들은 보상 포물선 최대값의 가까이에서는 불안정하다. 이러한 점으로 애벌란시 검사에서 최대 차단 전압을 가지는 소자는 파괴된다.
앞서 설명한 바와 같이 단점을 회피하기 위해 도핑 영역을 따라서, 다시 말해 상부측에서부터 트랜지스터의 뒷면으로의 수직형 구조에서 보상도는, 표면의 가까이에서는 제 2 도전율 타입의 원자 잔기가, 그리고 뒷면의 가까이에서는 제 1 도전율 타입의 원자 잔기가 퍼져 있는 식으로 변동한다.
결과적으로 발생하는 전계분포는 대략 절반 깊이의 최대값을 가지는 "버클모양"의 파형을 갖는다. 그러므로 항복에 있어서 그리고 애벌란시에 있어서 전자 뿐 아니라 홀들은 전계분포에 영향을 미친다. 두 전하 캐리어 유형은 안정되게 작용하는데, 이는 상기 유형들이 자신의 생성지로부터 자신들이 우세한 초과 바탕도핑을 보상하는 영역으로 진행하기 때문이다. 그래서 p형 부하 보상도에서부터 n형 부하 보상도까지 통과하는 안정도 영역이 존재하게 된다.
제조 편차에 의한 보상도의 편차는 항복 위치를 수직 방향으로 단지 극미하게만 변위시키며, 그리고 또한, 상기 편차가 기술적으로 조정된 보상도의 편차보다 적은 점에 한해서는, 연속해서 이러 저리 변위시킨다. 상기 보정도의 수정 크기는또한 안정도 영역의 한계를 결정한다. 그러므로 제조 윈도우가 임의로 선택 가능하게 된다.
전류의 집속은 분명하게 더욱 낮게 형성되는데, 이는 두 전하 캐리어들이 단지 보상되는 횡방향 전계의 영역 내에서 항상 절반의 이동거리만을 나아가기 때문이다. 그러므로 애벌란시 내 소자는 분명히 더욱 높은 전류로 부하 수용이 가능하다.
예컨대 "n형 부하분포" 방향으로의 보상도의 편차에 있어서 전계는 항상 표류 이동거리의 상부 영역에서 증가하며, 동시에 하부 영역에서는 감소하기 때문에(p형 부하분포 방향에서는 그와 반대), 항복전압은 보상도의 함수로서 단지 상대적으로 적게 변동한다. 그러므로 보상 포물선은 바람직하게는 평평하면서도 폭이 넓게 이루어진다.
보상도의 수직 편차는 p형 영역 내 도핑의 편차를 통해 혹은 n형 영역 내 도핑의 편차를 통해 혹은 두 영역 내 도핑의 편차를 통해 이루어질 수 있다. 칼럼에 따른 도핑의 편차는 일정하게 상승할 수 있으며, 혹은 다수의 단계로 이루어질 수 있다. 그러나 근본적으로 편차는 p형 부하 보상도에서 n형 부하 보상도로 단조롭게 상승한다.
상술한 원리는 또한 p형 채널 트랜지스터의 경우에도 적용될 수 있다. 그런 경우 반도체 영역의 그에 상응하는 파형이 발생한다 : (p형, p형 지배, n형 지배, n형) 파형은 (n형, n형 지배, p형 지배, p형) 파형에 의해 대체된다.
안정도의 한계는, 전계가 표면에 근접하게 표류 이동거리의 현저한 영역에걸쳐 수평으로 연장될 때, n형 부하 측면에서 달성된다. p형 부하 측면에서는 대개, 전계가 보상하는 칼럼 영역의 바닥에 근접하게 표류 이동거리의 현저한 영역에 걸쳐 연장될 때, 안정도 한계가 달성된다.
일반적으로, 보상 포물선이 더욱 평평하고, 폭이 넓어지면 넓어질수록, 보상도의 기울기도 더욱 커진다는 점이 적용된다. 보상 포물선의 최대값에 있어서의 항복 전압은 그에 상응하게 감소된다.
보상도 편차의 또 다른 중요한 제한은 항복 전하의 범위에 미치지 못하게 함으로써 제공된다. 그 외에도 표면에 근접해서 p형 칼럼 도핑을 더욱 강하게 증가시킬 시에 전류 핀치효과가 발생한다(수직 JFET 효과).
600 V 소자의 경우 예컨대 보상도의 편차는 p형과 n형 영역에 따라서 50%가 바람직하다.
상기 가로 트랜지스터에 대한 적용은 예컨대 스마트 파워 영역에서 혹은 마이크로 전자공학에서도 또한 보여진다; 그와 반대로 수직형 트랜지스터는 우세하게는 전도 전자공학에서 생성된다.
보상도의 수직 수정은 매우 간단하게 변환되는데, 이는 각각의 엑피텍셜 층에 단지 주입 조사량만이 변경되어야 하기 때문이다. "실제" 보상 조사량은 중심의 엑피텍셜층 내에서, 그 하부에서는 예컨대 항상 10% 적게, 그 상부에서는 예컨대 항상 10% 이상, 주입된다. 그러므로 주입 조사량 대신에 엑피텍셜 도핑이 변경될 수 있다.
지배 가능한 더욱 큰 분산을 통해 제조비용을 감소시킬 수도 있다. 필요한엑피텍셜층의 수는 감소될 수 있으며, 그리고 보상 주입을 위한 개구부도 주입된 량의 더욱 더욱 높은 분산의 결과로 각각의 p형 영역을 함께 확산시킬 수 있도록 동시에 재확산을 연장시킬 때 래커 범위를 "칼럼"에 비해 상대적으로 더욱 크게 분산시킴으로써 축소될 수 있다.
도 16은 하나의 n+형 실리콘 반도체 기판(1); 하나의 드레인 전극(2); 하나의 제 1 n형 전도층(13); n형 전도영역(4)과 p형 전도영역(5), p형 전도구역(6), n형 전도구역(7), 예컨대 다결정 실리콘 혹은 금속으로 이루어진 게이트 전극(8)을 가지는 하나의 제 2 층(3); 그리고 예컨대 알루미늄으로 이루어진 하나의 소스 금속층을 포함하는 신형의 n 채널 MOS 트랜지스터의 단면도이다. 상기 제 2 층(3)은 예컨대 이산화규소로 이루어진 절연층(9) 내에 매립되어 있다. 이러한 경우 p형 전도영역(5)은 n+형 반도체 기판에 도달하지 못한다.
도 16에는 더 나은 개요를 위해, 비록 나머지 영역 내지 구역이 절결되어 도시되어 있다고 하더라도, 단지 금속층만이 빗금으로 도시되어 있다.
p형 전도영역(5)에 있어서, 구역(I)에는 p형 과잉 전하, 구역(II)에는 "중성" 전하가, 그리고 구역(III)에는 n형 과잉 전하가 존재한다. 이러한 점은, 하나의 "p형 칼럼"을 형성하는 영역(5)에 있어서 구역(I)에는 p형 칼럼의 전하가 주변 n형 전도영역(5)의 전하보다 우세하게 작용하며, 또한 구역(II)에는 p형 칼럼의 전하가 주변 n형 영역(5)의 전하를 정확하게 보상하며, 구역(III)에는 p형 칼럼의 전하가 여전히 주변 n형 영역(5)의 전하보다 우세하게 작용하지 못하는 것을 의미한다. 다시 말해 실제로 p형 영역(5)의 전하는 가변성인 점에 반해, n형 영역(4)의전하는 항상 일정하다. 이러한 점에 있어서, 선행하는 실시예에서와 같이 p형 전도영역(5)의 전하는 일정하며, 그리고 n형 전도영역의 전하가 변경되는 점도 가능하다. 마찬가지로 두 영역(4, 5)들에 있어서 전하는 가변성으로 형성되는 것이 가능하다.
본 발명은 차단 pn-접합을 포함하는 하나의 반도체 몸체; 제 1 전극과 연결되어 있으면서, 그리고 차단 pn-접합을 형성하고 제 1 도전율 타입의 맞은 편에 위치하는 제 2 도전율 타입의 구역에 인접하는 제 1 도전율 타입의 제 1구역; 그리고 제 2 전극과 연결되어 있는 제 1 도전율 타입의 제 2 구역을 포함하며; 동시에 상기 제 2 구역쪽으로 향하는 제 2 도전율 타입 구역의 측은 제 1 표면을 형성하며, 그리고 제 1 표면과 제 2 구역 사이에 존재하는 제 2 표면과 상기 제 1 표면 사이의 영역에 제 1 및 제 2 전도율 타입의 영역들이 상호 인터리빙(interleaving) 방식으로 배치되어 있는 하나의 반도체 소자를 제조하기 위한 방법에 관한 것이다.
상기 반도체 소자는 또한 보상 소자로서 명명된다. 상기의 보상 소자라고 하면, 예컨대 n 채널 혹은 p 채널 MOS 전계효과 트랜지스터, 다이오드, 사이리스터, GTO 등의 소자를 들 수 있다. 그러나 다음에서는 실례로서 전계효과 트랜지스터(짧게는 "트랜지스터"라 명명함)로부터 출발할 것이다.
도 1에서 도 3까지는 정의된 측벽 기울기를 이용하여 트렌치 에칭을 하기 위한 상이한 방법을 설명하기 위한 단면도이며;
도 4a에서 도 4d까지는 수직 측벽 기울기와 단계별 간격판을 이용하여 트렌치 에칭하기 위한 하나의 방법을 설명하기 위한 단면도이며;
도 5a, 도 5b, 도 6a, 도 6b는 트렌치 에칭이 여러 번에 걸쳐 중단되는 경우, 수직 측벽 기울기와 단계별 측벽 도핑을 이용하는 트렌치 에칭의 2가지 변형예를 설명하기 위한 단면도이며;
도 7a에서 도 7d까지는 래커 채움재를 여러 번에 걸쳐 단계별로 재 에칭함으로써, 수직 측벽 기울기와 단계별 측벽 도핑을 이용하는 트렌치 에칭을 설명하기 위한 단면도이며;
도 8a에서 도 8d까지는 산화막 채움제 내지 벽산화막과 조합되는 래커 채움제를 여러 번에 걸쳐 단계별로 재 에칭함으로써, 수직 측벽 기울기와 단계별 측벽 도핑을 이용하는 트렌치 에칭을 설명하기 위한 단면도이며;
도 9에서 도 9c까지는 래커 채움재를 여러 번에 걸쳐 단계별로 재 에칭함으로써, 수직 측벽 기울기와 단계별 측벽 도핑 및 이방성 에칭에 의한 트렌치 팽창을 이용하는 트렌치 에칭을 설명하기 위한 단면도이며;
도 10a, 도 10b, 도 11은 확산 제한되는 도핑 혹은 채움에 의해 단계 없이 변동되는 측벽 프로필을 이용한 하나의 방법을 설명하기 위한 단면도이며;
도 12는 이온 주입에 의해 변동되는 측벽 프로필이 생성되는 하나의 방법을 설명하기 위한 단면도이며;
도 13은 반도체 몸체의 가변성 바탕 도핑을 이용하는 하나의 방법을 설명하기 위한 단면도이며;
도 14a에서 도 14c까지는 트렌치가 상이한 횡단면에 조합되는 하나의 방법을 설명하기 위한 단면도이며;
도 15a에서 도 15d까지는 상이한 측벽을 가지는 트렌치와 선택적 엑피텍시를 가지는 채움제를 이용하는 하나의 방법을 설명하기 위한 단면도이며;
도 16은 본 발명에 다른 방법에 의해 제조된 반도체 소자의 단면도이다.
본 발명의 목적은 간단한 방식으로 원하는 가변성 도핑을 이용하여 제 1 및 제 2 도전율 타입의 영역을 제조하는 것을 허용하는 방법을 제공하는 것에 있다.
상기의 목적은, 최초 언급한 유형의 방법에 있어서, 본 발명에 따라, 제 1 및 제 2 도전율 타입의 영역들이, 제 1 표면에 근접한 영역에서는 제 2 도전율 타입의 전하 캐리어가, 그리고 제 2 표면에 근접한 영역에서는 제 1 도전율 타입의 전하 캐리어가 우세하게 작용하는 식으로, 트렌치로부터의 도핑과 그 트렌치의 채움을 이용하여 형성되게 함으로써, 해결된다.
본 발명에 따른 방법은 바람직하게는 실리콘으로 구성된 반도체 몸체인 경우에 적용된다. 그리고 또한 예컨대 화합물 반도체, 탄화규소 등과 같은 또 다른 반도체 재료 상에도 본 발명을 적용할 수 있다.
트렌치의 에칭은, 트렌치에 있어 정의된 측벽 기울기가 생성되도록, 처리 매개변수를 적합하게 선택함으로써 조정될 수 있으며, 그럼으로써 예컨대, 깊이는 증가하면서 횡단면은 더욱 적어지는 트렌치가 생성된다. 예컨대 n형 보상 소자의 경우 전도성 회로용으로 필요한, 예컨대 인을 포함하는 n 도핑은 선택에 따라 반도체 몸체 뒷면의 도핑에 의해 혹은 전체 트렌치 깊이에 걸친 일정한 트렌치의 측벽도핑에 의해 이루어질 수 있다. 상기 측벽 도핑은 채움 공정, 기상으로 이루어진 도핑, 플라즈마 도핑 혹은 엑피텍셜로 분리되고, 도핑된 층의 트렌치 내 적용으로 이루어진다. 그런 경우 n형 보상 소자의 실례에 있어서 트렌치는 p형의 동질의 엑피텍셜로 성장된 반도체 재료, 다시 말해 예컨대 실리콘으로 부분적으로 혹은 완전하게 밀폐된다. 그러므로 p형 지배 내지 p형 부하에서 n형 지배 혹은 n형 부하로 보상의 원하는 기울기는 트렌치의 깊이가 증가함으로써 달성된다.
또한 트렌치의 기하학 구조에 걸쳐 도핑의 수직 파형을 조정할 수 있는데, 이러한 점은 한편에서는 트렌치 벽의 프로필을 통해 및/또는 다른 한편에서는 트렌치의 수평 투영면에 의해 생성될 수 있다. 선형으로 연장된 트렌치 구조의 경우 효과적인 도핑의 환경은 트렌치 직경에 비례하며, 그에 반해 트렌치가 원형 내지 칼럼형태인 경우에는 상부 내지 하부 에지에 인접한 트렌치 개구부가 완전히 원주면에 상응하게 받아들여진다. 그에 상응하게, 예컨대 트렌치가 원형이며, 반도체 몸체가 균질의 n 바탕 도핑일 시에, 엑피텍셜 채움 대신에 p형 도전율 타입의 측벽 도핑 역시 이용될 수 있다.
정해진 상황에 따라 정확하게 수직인 측벽 프로필을 가지는 트렌치 에칭은, 점감 횡단면(tapered cross section)을 가지는 트렌치보다 더욱 간단하게 달성된다. 그럼에도 전체적으로 상기의 점감 횡단면을 달성하기 위해, 정의에 따라 테이퍼 깊이 내로 경사진 테이퍼(graded taper) 형태의 트렌치 프로필은 하나 혹은 다수개의 간격 부재 내지 간격 에칭 단계를 이용하여 달성될 수 있다. 이는 확실한 부분 깊이까지 이루어지는 제 1 트렌치 에칭으로 개시된다. 이어서 측벽 간격판은통상적인 방법으로, 예컨대 산화막 분리와 이방성 재 에칭을 통해 형성된다. 그런 다음 추가 트렌치 에칭이 이어지며, 동시에 상기 단계는 경우에 따라 여러 번에 걸쳐 반복되어진다. 최종적으로 마스크와 간격판이 제거된다.
상술한 방법의 편차에 있어서, 예컨대 증가하는 트렌치 깊이를 가지는 p형 도핑의 단계별 성장은 여러 번 차단되는 트렌치 에칭에 의해 달성된다. 이제는 항상 트렌치 에칭의 확실한 부분 깊이를 달성한 후에 측벽 도핑을 실행하는 것이 가능하다. 그럼으로써 트렌치의 상부 부분 내 상승된 도핑 조사량은 각각 부분 도핑을 합침으로써 생성된다. 이러한 방법은 예컨대 각각의 부분 에칭 단계 후에 이온 주입으로도 또한 보상되며, 동시에 예컨대 트렌치의 바닥 내에서 주입된 조사량은 항상 주입 단계 후에 곧바로 확산되어지면서, 그렇게 가로방향으로 확산된 조사량의 부분은 다음에 이어지는 트렌치 부분 에칭 단계로부터 제거되지 않는다. 이어서 최종적으로, 상기와 같이 획득된 개별 p형 전도 영역들은 확산에 의해 결합된다. 만약 트렌치의 깊이와 관련하여 적은 각도 하에서도 이온 주입이 성공적으로 이루어진다면, 트렌치의 측벽에 확실한 도핑이 생성된다. 트렌치의 깊이를 이용한 도핑의 감소는 곧바로 각각의 층에서 주입 조사량의 의도되는 조정을 통해 실행되어질 수 있다.
특히 이온주입과 플라즈마 도핑에 적용되는, 포토 레지스터와 같은 재료에 의해 마스크 형성되는 도핑 방법의 이용 시에는 여러 번에 걸친 트렌치의 단계별 측벽 도핑이 또한, 관통하는 깊은 트렌치 에칭에 이어서 트렌치가, 예컨대 포토 레지스터와 같은 충분히 낮은 점성의 재료를 이용하여 부분적으로 채워짐으로써 달성될 수 있다. 그런 다음 간단한 에칭 방법을 통해 상기 포토 레지스터로 이루어진 채움제는 단계별로 다시금 제거될 수 있으며, 동시에 각각의 단계의 사이에서 항상 노출되는 트렌치 측벽의 부분이 도핑된다. 그렇게 함으로써 트렌치의 상부 부분에는 개별 도핑의 각각의 부분 조사량을 합침으로써 상승된 도펀트 농도가 생성된다.
래커를 이용하지 않고 마스크하는 도핑 방법, 예컨대 채움방법의 경우 바로 위에서 설명한 방법이, 트렌치가 예컨대 CVD 방법에 의해 분리된 이산화규소와 같은 절연층으로 채워지고, 단계에 따라 재 에칭되는 식으로 변형된다. 대체되는 방법으로 또한 트렌치 내에 포토 레지스터를 삽입하기 전에 예컨대 열적 분리된 이산화규소와 같은 절연층을 이용하여 상기 트렌치를 코팅하고, 래커를 재 에칭한 다음 절연층의 노출되는 부분을 에칭에 의해 제거할 수도 있다. 잔여 포토 레지스터를 제거한 후에 트렌치의 임의의 노출되는 하부 부분은 도핑에 대해 마스크 된 상태로 유지된다.
처리 매개변수를 적절하게 선택함으로써 트렌치의 측벽 도핑은 기상으로부터 조정되며, 그럼으로써 , 예컨대 도펀트가 p형 도핑을 위해 바람직하게 되는 것과 같이 트렌치 바닥 쪽으로 도펀트의 공핍이 발생한다. 이러한 점은 특히 트렌치 에칭이 높은 항복 전압과 낮은 폐로 저항을 가지는 보상 소자의 경우 필요한 것과 같이, 상기 트렌치 에칭이 높은 가로세로 비를 가지는 경우에 적용된다. 대체되는 방법에 있어서 상기 사항은 또한 예컨대 트렌치 내 p형 반도체 층의 적합하지 못한 엑피텍셜 분리에 의해서도 달성될 수 있다.
추가로 상기 사항은 또한 엑피텍셜 분리에 예컨대 염산과 같은 에칭 매체가첨가되는 동안에도 가능하다 : 분리가 에칭보다 우세하게 작용한다면, 예컨대 트렌치 바닥의 방향으로 상승된 n 도펀트 농도를 포함하는 프로필이 제공된다.
주입 방법의 경우 트렌치 측벽에 있어서 이온 분산을 활용하면서, 도펀트의 회전, 증착각도 그리고 에너지, 이온들을 적절하게 조합함으로써, 도핑의 깊이에 따라 감소하는 조사량이 달성될 수 있다. 이러한 점과 관련하여 일반적으로, 상이한 회전 각도를 가지는 반도체 몸체를 주입하는 것이 요구되는데, 이는 상이한 방향을 향하는 트렌치 벽의 대칭을 획득하기 위한 것이다. 트렌치에 있어서 높은 가로세로 비인 경우, 목적에 맞게는 연속적으로 상이한 증착각도를 적용하면서, 동시에 경우에 따라 영(0°)의 각도로 주입을 실행할 수도 있다.
주지한 바와 같이 정해진 유형의 결함들이 결정에 있어서 이방성 확산 특성을 초래할 수도 있다. 상기의 특성은 결함에 다라서 예컨대 p형 칼럼의 원하는 깊은 확산을 위해 활용될 수 있으며, 동시에 이러한 점에 있어서 확산 기울기를 통해 자동으로 결함이 증가하는 깊이를 이용하여 도펀트 농도를 감소시키게 된다. 상기 결함들은 반도체 몸체 있어서 피상적으로 초고에너지 주입을 이용하여 생성될 수 있으며, 그로 인해 이어서 이루어진 깊은 확산을 이용하여 예컨대 p형 도펀트의 마스크화 삽입이 이루어지게 된다. 그런 다음 이어서 결함은 완전하게 제거된다.
만약 일정한, 예컨대 p형 측벽 도핑이나 혹은 엑피텍셜 p형 채움제를 이용한 수직 트렌치가 이용된다면, 보상도의 변위는 반도체 몸체의 표면에 대해 p형이 우세한 방향으로 반도체 몸체의 평평한 n형 바탕 도핑에 의해서도 또한 달성될 수 있다. 상기 변위의 도펀트 농도는 반도체 몸체의 표면 쪽으로 갈수록 감소한다.
이러한 점은 예컨대 상이한 n 도핑의 다수개의 엑피텍셜 층을 가지는 기본 재료에 의해 혹은 단계별 도핑에 의한 분리동안 이루어질 수 있다. 또 다른 가능성은 반도체 몸체의 뒷면으로부터 n 도펀트를 확산하면서, 동시에 그렇지 않은 겨우 필요한 장시간의 확산이 우세하게 이루어질 수 있도록 상황에 따라 반도체 몸체는 상대적으로 얇아야 한다는 점에 있다.
특히 트렌치의 가로세로비가 높은 경우, 플라즈마에 의해 지지되는 이방성 트렌치 에칭에 있어 전형적인 현상은 에칭 시간이 지정된 경우 트렌치 개구부의 치수에 따라 트렌치 깊이가 감소하는 것이다. 그러므로 수직으로 단계별 배치되는 p형 도핑 프로필에 대해 상기 현상을 활용할 수 있는 또 다른 가능성이 제공된다. 그렇게 하여 완전한 목표 깊이를 가지는 중심 트렌치가 에칭될 수 있으며, 동시에 바로 인접한 "위성" 트렌치가 감소된 직경을 갖게 된다. 경우에 따라 여러 번의 단계별 배치가 달성될 수 있다. 그런 다음 상기 중심 트렌치에는 예컨대 균질한 n형 도핑이 제공되는 반면, 위성 트렌치는 마스크되어진다. 그런 다음 이어서 모든 트렌치에는 p형 도핑이 부여된다. 선택적으로 또한 n형 도핑은 반도체 몸체 내에 바탕 도핑으로서 균일하게 존재할 수 있다. 보상 소자에 있어서 도핑된 영역들은 차단되는 경우 완전히 이동 가능한 전하 케리어로부터 제거되기 때문에, 트렌치의 가로 방향의 공간적 분리는 큰 역할을 하지 못한다. 공간적으로 중심에는 항상 인접 트렌치에 의해 사전 정해진 깊이까지 p 전하 캐리어의 과잉이 존재하게 된다. 이러한 개념을 이용하여 p형과 n형 "칼럼"은 공간상 분리되며, 그럼으로써 예컨대 중심 트렌치는 n형 도핑된 전극 회로로서 이용될 수 있으며, 그에 반해 지름에 있어서 단계별로 감소되며, 그로 인해 깊이에있어서도 감소되는 위성 트렌치를 이용해서는 단계별 p형 보상이 달성된다.
보상 소자에 있어서 수직 도핑 기울기를 실현하기 위해 제시된 가능성은 특히 트렌치 기술에 있어서 표준이 되는데, 이는 상기 가능성으로 항복의 위치를 트렌치 외부면으로 이동시키고, 그로 인해 트렌치 바닥과 같은 임계의 위치로부터 경로를 이동시키는 것을 허용하기 때문이다. 그 외에도 본 발명에 따라 더욱 확대된 지배 가능한 분산을 통해, 트렌치 에칭의 에칭 정도, 상이한 측벽 도핑 내지 채움제의 조사량 등을 고려하여 제조 허용 오차에 대해 필요한 협소한 요건들을, 제조 가능한 반도체 소자가 생성되는 식으로 높일 수 있게 된다.
산화막이 코팅된 표면상에 증착이 억압되며, 그럼으로써 선택적 엑피텍시가 존재할 수 있도록 엑피텍셜 공정의 처리 매개변수를 조정할 수도 있다. 만약 산화막 마스크에 의해 실행되어진 트렌치 에칭 후에 상기 마스크가 반도체 몸체 상에 남겨지고, 그런 다음 통상적인 방법으로 더욱 얇은 산화 측벽 간격판이 트렌치 내에서, 예컨대 열적 산화를 통해 그리고 이어서 산화막의 이방성 재 에칭을 통해 생성된다면, 선택적 에피텍시의 방법을 이용하여 단결정성 실리콘을 이용한 트렌치의 채움이 달성될 수 있다. 상기 채움은 그러나 측벽을 산화막 코팅함으로써 트렌치 바닥으로부터 시작하여 성장하게 된다. 그럼으로써 에피텍시 공정동안 도핑을 변경하고, 그로 인해 기본적으로 임의의 수직 도핑 파형을 달성할 수 있게 된다. 각각의 일정한 역도핑은 선택적으로 반도체 몸체의 균질성 바탕 도핑으로서 존재할 수 있거나 혹은 산화 측벽 간격판의 생성 전에 트렌치 측벽 도핑을 통해 이루어질수 있다. 그로 인해 전극 회로와 홀 회로는 하나의 절연체에 의해 수직으로 분리되며, 그러나 이러한 점은 보상 소자의 근본적인 효율에 있어서는 사소한 사항이다.
기본적으로 반도체 몸체의 표면 방향으로 순수 p형 부하분포가 n형 도핑이 일정한 경우 p형 도핑의 편차에 의해 달성되는 방법보다는, 단지 혹은 추가적으로 n형 도핑 내에 수직 기울기를 포함하는 방법이 선호되는데, 이는 후자의 경우 폐로 저항이 상승하기 때문이다.
다음에서 본 발명은 도면에 따라 더욱 자세하게 설명된다.
도 16에는 이미 앞서 설명하였다.
도들에 있어서 서로에 대해 상응하는 소자의 경우 항상 동일한 도면 부호가 사용된다.
도 1은 n형 반도체 영역(4) 내 트렌치(11)를 도시하고 있으며, 동시에 상기 트렌치(11)는 반도체 재료에 의해 엑피텍셜로 채워져 있으며, 그럼으로써 p형 전도영역(6)이 생성된다. 상기 트렌치(11)는 자신의 바닥에 대해 하부 방향으로 경사진 구조를 갖는다. 다시 말해 상기 트렌치는 깊이가 증가함에 따라 계속해서 가늘어진다.
도 1에 도시된 배치는 n형 보상 소자용으로 이용될 수 있다. 상기 소자에 필요한 전류경로의 n형 도핑은 바탕 도핑에 의해, 다시 말해 실리콘 반도체 몸체 내 영역(4)을 도핑함으로써 달성된다.
도 2는 또 다른 실시예를 도시하고 있다. 상기 실시예의 경우 트렌치(11)에는 자신의 벽표면에 측벽 도핑이 제공되며, 그럼으로써 i형 반도체 몸체(1) 내에서 n형 전도영역(4)은 트렌치(11)의 측벽에 의해 형성된다. 도 2 내에 도시된 구조는 채움 공정, 기상으로 이루어진 도핑, 플라즈마 도핑에 의해서 혹은 그에 상응하는 층의 엑피텍셜 적응에 의해 형성될 수 있다.
도 1과 도 2의 실시예에 있어서, p형 전도영역(5)은 실리콘의 엑피텍셜 성장에 의해 형성된다. 두 사례에 있어서, p형 부하에서부터 n형 부하로의 보상의 바람직한 기울기가 트렌치(11)의 깊이가 증가함에 따라 달성된다. 트렌치(11)의 기하학적 구조를 통해서는 도펀트 농도의 수직 파형이 조정될 수 있으며, 이러한 점은 한편에서는 트렌치 벽(도 2 비교)의 프로필에 의해 그리고 다른 한편에서는 트렌치(11)의 수평 투영에 의해 이루어진다. 연장된 선형의 트렌치 구조에 있어서, 효과적인 도핑의 환경은 트렌치(11)의 직경에 비례하며, 그에 반해 트렌치(11)가 원형 내지 칼럼 형태인 경우 상부 에지 내지 하부 에지에 트렌치 개구부가 완전히 원주면에 상응하게 받아들여진다.
또한 원형의 트렌치(11)와 균질한 p형 바탕 도핑에 있어서 트렌치(11)의 엑피텍셜 채움 대신에 n형의 측벽 도핑이 제공될 수 있으며, 그럼으로써 깊이가 증가함에 따라 하부 방향으로 더욱 넓어지는 트렌치의 경우 p형 부하분포에서 n형 부하분포까지의 접합이 이루어진다(도 3 비교).
도 4a에서 도 4d까지는 트렌치 에칭이 수직 측벽 도핑과 단계별 간격판을 이용하여 실행되는 하나의 방법을 도시한다. 다시 말해 정해진 상황에 따라 트렌치 에칭은 확실히 수직인 측벽 프로필을 이용하여, 경사진 측벽 프로필보다 더욱 간단하게 달성될 수 있다. 상기 사항은 도 1에서 도 3까지에 따른 방법에 있어서도 이용된다. 측벽 기울기가 수직인 경우 트렌치 프로필의 정의되어 단계별로 배치된 경사는 하부방향으로 한번 혹은 여러 번의 간격판 에칭 단계를 이용하여 달성 될 수 있다. 우선적으로 n형 반도체 몸체 내 마스킹 층(12)을 이용하는 제 1 에칭 단계에서는 제 1 트렌치(14)가 정해진 부분 깊이까지 삽입되어진다(도 4a 비교). 그런 다음 측벽 간격판은 예컨대 이산화규소의 분리와 이방성 재 에칭을 통해 통상적인 방법으로 생성된다(도 4b 비교).
이어서 추가 트렌치 에칭이 이루어진다. 상기 에칭에 있어서, 측벽 간격판(15)으로 코팅된 트렌치(14)는 자신의 바닥에 "홈이 생성"되며, 그럼으로써 하나의 트렌치(16)가 생성된다(도 4c 비교).
경우에 따라 상기 단계는 트렌치의 측벽 채움과 홈 생성을 이용하여 여러번에 걸쳐 반복될 수 있다.
마스킹 층(12)과 측벽 간격판(15)을 제거한 후 최종적으로 트렌치(17)가 하부 방향으로 단계별로 경사지는 구조가 획득된다(도 4d 비교).
최종적으로 상기 트렌치(17)는 도 1과 도 2 에 따라 설명된 방식으로 처리될 수 있다. ; 상기 트렌치(17)는 예컨대 엑피텍셜 방법으로 p형 실리콘으로 채워진다. 그럼으로써 p형 전도영역(5)이 발생하고, 상기 영역의 폭은 단계에 따라 상부에서 하부방향으로 갈수록 감소한다. 그러므로 또한 측벽 도핑을 도 2의 실례에 따라 실행하는 것도 가능하다.
그 외에 추가적인 가능성은 거의 도 4c의 단계 후에 n형 측벽 도핑을 사용하는 것에 존재한다. 상기 도핑은 트렌치(16)의 상부 부분에서 측벽 간격판(15)에 의해 마스크된다. 그럼으로써 이어서 이루어지는 n형 및/또는 p형 측벽 도핑과 조합되어 측벽 간격판(5)의 제거 후에 상부 트렌치 부분 내 p형 전하 캐리어의 순수 과잉이 달성될 수 있게 된다.
위의 도 4a에서 도 4d까지에 따라 설명한 바와 같이 수직 측벽을 이용한 트렌치 에칭 방법에 있어서, 트렌치 깊이가 증가함에 따라 p형 도핑을 단계별로 배치하는 것 역시 여러 번에 걸쳐 중단되는 트렌치 에칭에 의해 달성될 수 있다. 이러한 점은 예컨대 측벽 도핑이 항상 트렌치 에칭의 정해진 부분 깊이가 달성된 후에 실행되면서 가능하다. 상기의 실례는 도 5a 내에 도시되어 있다. 이러한 점에 있어서 트렌치(14)의 에칭 후에 p형 전도 영역(5)을 생성하기 위해 측벽 도핑이 이루어진다. 상기 도핑 후에 트렌치(14)에는 계속해서 홈이 생성된다. 그리고 다음으로는 또 다른 측벽 도핑이 이루어지는데, 이러한 도핑의 경우 상부 트렌치 부분의 도핑이 겹쳐지며, 그리고 상기의 상부 부분에서는 상승된 도펀트 농도를 야기한다(도 5b 비교). 이러한 점에 있어서 또한 트렌치(14)의 상부 부분에는 상승된 벽 조사량이 존재한다. 상기 벽 조사량은 각각의 부분 깊이에 따라 개별 도핑시에 각각의 부분 조사량의 합침에 기초한다.
상기 조치는 예컨대 각각의 부분 에칭 단계 후에 이온 주입 시에도 또한 적용된다(도 6a 비교). : 트렌치(14)의 삽입 후에 이온 주입(화살표 18)이 실행되며, 그럼으로써 트렌치(14)의 바닥에는 p형 전도 영역이 생성된다. 상기 트렌치(14)에는 이어서 추가 에칭 단계에서 홈이 생성된다. 그리고 새로운 이온 주입이 이루어진다(도 6b 비교). 이러한 방식으로 트렌치(14)의 가장자리와 바닥에 p형 전도 영역들(5)이 생성된다. 상기 영역들(5)은 최종적으로 확산에 에 의해서 상호 연결된다. 이러한 접속은, 이온 주입이 트렌치(14)의 깊이 방향으로 작은 각도를 이루면서 실행되면서 지지된다. 상기 이온 주입 시에 주입될 이온의 분명한 조사량이 또한 트렌치(14)의 측벽에 도달하게 된다. 트렌치(14)의 깊이에 따르는 순수 p형 농도의 감소는 간단하게 각각의 부분 트렌치의 바닥의 각 층에서 이온 주입 조사량을 의도하는 바대로 조정함으로써 이루어질 수 있다. 특히 이온주입 방법과 플라즈마 도핑 방법에 적용되는, 포토 레지스터와 같은 재료에 의해 마스크되는 도핑 방법의 이용 시에, 도 5a, 도 5b, 도 6a, 도 6b의 실례에 따른 여러 번에 걸친 단계별 측벽 도핑은 또한, 통과하는 깊은 트렌치 에칭(도 7a 비교)에 이어서 트렌치가 충분히 낮은 점성의 재료, 예컨대 포토 레지스터(9)에 의해 다시 채워짐(도 7b 비교)으로써 달성될 수 있다. 그런 다음 간단한 에칭 방법에 의해 포토 레지스터(19)는 단계별로 제거되며, 동시에 포트 레지스터(19)의 각각의 제거 후에 항상 노출되어 있는 트렌치(14) 측벽의 부분이 p형 도펀트, 예컨대 붕소를 이용하여 도핑된다(도 7c 비교). 그렇게 함으로써 최종적으로 반복 도핑에 의해 상부 부분 내 상승된 벽 조사량이 각각의 부분 조사량의 합침에 의해 생성된다(도 7d 비교).
래커를 이용하지 않고 마스크 하는 도핑 방법, 예컨대 모든 채움방법에 있어서 도 7a에서 도 7d까지에 따라 설명된 실시예는, 트렌치(14)가 이산화규소를 이용하여, 예컨대 CVD(화학적 증기 분리)에 의해 채워지며, 그런 다음에는 단계별로 재 에칭되는 식으로 변형될 수 있다. 도 7a에서 도 7d까지의 포토 레지스터(19) 대신에 이산화규소 역시 이용된다.
그러나 보이드(void) 내지 중공이 없는 산화막 코팅은 트렌치(14)의 높은 가로세로 비의 경우 기술적으로 매우 까다롭기 때문에, 대체되는 방법에서 다음의 방식으로 처리될 수 있다 : 트렌치(14) 내 포토 레지스터(19)의 삽입 전에 우선 상기 트렌치는 이산화규소층(20)으로 코팅되며, 이러한 점은 열적 처리를 통해 이루어질 수 있다(도 8a 비교). 그런 다음 포토 레지스터(19)가 삽입되고, 재 에칭된다(도 8b 비교). 그리고 산화층(20)의 노출되는 부분이 제거되며(도 8c 비교), 이러한 점은 에칭에 의해 이루어질 수 있다. 그런 다음 이어서 잔여의 포토레지스터(19)가 제거되며, 그럼으로써 트렌치(14)의 임의로 결정된 하부 부분이 남아 있는 이산화규소 층(20)에 의해 도핑에 대해 마스크된다. 이러한 방식으로 p형 도펀트를 가지는 단계별 도핑 프로필이 획득될 수 있으며, 상기 프로필의 도펀트량은 상부에서 하부로 갈수록 감소한다.
위에서 도 7a에서 도 7g까지에 따라 설명한 방법은 또한 도 7c의 단계 대신에 이방성 실리콘 에칭과도 조합되며, 상기 방법은 도 4a에서 도 4d까지에 따른 방법에서와 유사한 단계별 트렌치 형식을 야기한다. 또한 그로 인해 트렌치 에칭 후에 n 측벽 도핑이 이루어지며(도 9a 비교), 이어서 트렌치의 하부 부분이 예컨대 포토 레지스터(19)로 덮어지고, 그 위에 위치하는 부분의 트렌치 벽은 부분적으로 제거되며, 그럼으로써 제거된 벽에서는 트렌치(14)가 더욱 큰 폭을 가지면서, 트렌치 깊이가 증가하는 n형 도핑이 달성된다. 이러한 트렌치 벽의 제거를 이용하여 또한 n 측벽 조사량의 부분들이 제거되며(도 9b 비교), 그럼으로써 최종적으로 그에 이은 p형 도핑 혹은 p형 채움과 조합되어 마지막으로 반도체 몸체(1) 쪽으로 증가하는 p형 전하 캐리어의 초과가 존재하게 된다.
처리 매개변수를 적절하게 선택함으로써 트렌치(14)의 측벽 도핑은 가상으로부터, 도펀트의 공핍이 p형 도핑에 있어 바람직한 바와 같이 트렌치 바닥 쪽으로 발생하는 식으로 조정될 수 있다. 그로 인해 "확산 제어" 영역이 생성된다. 이러한 점은 특히 트렌치 에칭의 가로세로 비가 높은 경우에, 트렌치 에칭이 높은 항복 전압과 낮은 폐로 저항을 가지는 보상 소자의 경우 필요한 바와 같이 적용된다. 대체되는 방법에 있어서 상기 사항은 또한 트렌치 내 p형의 적합하지 않은 엑피텍셜 분리에 의해서도 달성될 수 있으며, 이는 마찬가지로 확산 제어되는 영역의 경우 처리 매개변수의 적합한 선택에 의해서 달성될 수 있다. 추가로 대개 이러한점에 있어서, 엑피텍셜 분리 공정이 적합한 p형 전도층(21)(도 10a 비교)에서부터 점차 적합하지 못한 p형 전도층(22)(도 10b 비교)로 변동하는 최적화에 대한 자유도를 획득한다.
반대의 효과는 n형의 엑피텍셜 분리로 달성될 수 있는데, 상기의 분리에 있어서 분리가 되는 동안 또한 에칭하는 매체, 예컨대 염산이 첨가된다. 분리비가 에칭 비율보다 우세하다면, 트렌치 바닥 방향으로 상승된 n 도핑이 존재하는 하나의 프로필이 생성된다(도 11 비교).
주입 방법에 있어서 트렌치(14)의 측벽에 대한 이온 분산을 활용하면서 도펀트의 회전, 증착각도 및 에너지, 이온을 적합하게 조합함으로써 깊이에 따라 감소하는 조사량이 달성될 수 있다(도 12 비교). 이와 관련하여 일반적으로, 상이한 방향을 가지는 트렌치 벽들의 절대 대칭을 획득할 수 있도록, 상이한 증착각도 하에서 반도체 몸체(1)를 주입하는 것을 필요로 한다. 또한 트렌치의 가로세로 비가 높은 경우 상기 트렌치 내에서는 0°의 각도 하에서 주입을 포함해서 증착각도의 연속적인 조합으로 처리하는 것이 요구될 수 있다.
상기의 처리는 이온 주입의 증착각도(α)를 갖는 도 12 내에 개략적으로 도시되어 있다. 트렌치 깊이가 증가함으로써 더욱 적어지는 도핑은, "반사되는" 이온 방사가 자체 방사 강도에 있어서 트렌치(14)의 깊이 방향으로 갈수록 감소하며, 그럼으로써 그곳에서 점차 약해지는 조사량이 획득된다.
정해진 유형의 결함들은 반도체 몸체의 실리콘 화합물 반도체 결정 혹은 탄화규소 결정에 있어서 이방성 확산 특성을 초래할 수 있다. 이러한 특성은 예컨대결함을 따라 p형 칼럼의 의도되는 깊이 확산으로 활용될 수 있으며, 동시에 확산 기울기에 의해 자동으로 깊이가 증가하면서 농도의 감소가 이루어지게 된다. 상기 결함들은 예컨대 초고 에너지 주입으로 반도체 몸체(1) 내에서 평평하게 생성될 수 있으며, 그로 인해 p형 도펀트, 예컨대 붕소의 마스크된 삽입이 이어서 이루어지는 깊이 확산과 더불어 이루어지게 된다. 분명하게 중요한 점은 이어서 결함이 완전히 제거될 수 있다는 것이다.
만약 일정한 p형 측벽 도핑 혹은 엑피텍셜 p형 채움을 가지는 수직 트렌치(14)가 이용되어야 한다면, 보상도의 변위는 반도체 몸체(1)의 표면쪽의 p형 부하분포 방향으로 또한 평평한 n형 바탕 도핑에 의해 달성될 수 있으며, 그 도핑의 농도는 표면으로 갈수록 감소한다. 이러한 점은 예컨대 상이한 n 도핑의 다수개의 엑피텍셜 층(23, 24, 25)을 가지는 기본 재료에 의해 혹은 분리되는 동안 단계별 도핑에 의해 이루어질 수 있다. 그러므로 도 13에서는 예컨대 층(23)이 층(24)보다 더욱 강하게 도핑되며, 층(24)은 다시금 층(25)보다 더욱 강하게 도핑된다.
추가로 가능하게는 반도체 몸체의 뒷면으로부터 n형 도펀트를 확산시킬 수 있으며, 동시에 그런 다음에 반도체 몸체는, 경우에 따라 길어지는 확산 시간을 감소시킬 수 있도록 상대적으로 얇게 실현되어야 한다.
플라즈마에 의해 지지되는 이방성 트렌치 에칭, 특히 가로세로 비가 높은 경우 전형적인 현상은 주지한 바와 같이 에칭시간이 정해진 상태에서 트렌치 개구부의 범위와 더불어 트렌치 깊이가 감소하는 것이다. 상기 현상을 수직으로 단계별 배치된 p형 도핑 프로필에 대해서도 활용할 수 있는 가능성이 제시된다.
도 14a는 상기의 가능성을 도시하고 있다 : 에칭 단계를 이용하여, 완전 목표 깊이를 가지는 중심 트렌치(28)뿐 아니라 직접적으로 인접한 감소된 직경을 가지는 위성 트렌치(26) 역시 에칭된다. 상기 트렌치(28)에는 i형 반도체 몸체(1) 내에서 n형 전도영역(4)이 제공된다. 이어서 p형 반도체 재료, 특히 실리콘으로 트렌치(25, 26)가 채워진다.
경우에 따라서는 도 14b에서 도시한 바와 같이 여러 번의 단계별 배치가 제공될 수 있다.
또 다른 가능성은 도 14c에 도시되어 있다 ; 이러한 점에 있어서 중심 트렌치(28)에는 균질의 n형 도핑이 제공되며, 그럼으로써 n형 전도영역(4)이 존재하게 되며, 반면 위성 트렌치(26)는 하나의 p형 도핑을 포함하며, 그리고 p형 전도 영역(5)을 형성한다.
경우에 따라 n형 도핑을 바탕 도핑으로서 균질하게 제공할 수도 있다.
이러한 점에 있어서, 고려되어야 하는 사항은, 도핑된 영역들이 보상 소자의 경우 차단 상태에서 완전하게 이동 가능한 전하 캐리어로부터 제거된다는 점이다. 그러므로 공간적으로 트렌치(25, 26)의 가로방향 분리는 어떠한 역할도 하지 못한다. 공간상 중심에는 항상 인접 트렌치에 의해 제공되는 깊이까지 p형 과잉이 존재한다. 또한 예컨대 도 14c에서 도시된 바와 같이 p형 "칼럼"과 n형 "칼럼"이 공간적으로 분리된다. : 중심 트렌치(28)는 n형 도핑된 전자 회로로서 이용되며, 반면에 직경에 있어서 단계별로 감소하며 그로 인해 깊이에 있어서도 또한 감소하는 위성 트렌치(26)의 경우 단계별 p형 보상이 달성된다.
보상 소자에 있어서 수직 도핑 기울기를 실현하기 위한 앞서 제시한 가능성들은 특히 트렌치 기술에 있어서 적합한데, 이는 상기 가능성들이 트렌치 외부면 내로 항복의 위치를 변위시키며, 그리고 그로 인해 트렌치 바닥에서와 같이 임계의 위치로부터 경로를 변위시키는 것을 허용하기 때문이다. 본 발명에 있어서 의도되는 더욱 큰 지배 가능한 분산에 의해 또한, 트렌치 에칭의 에칭 정도, 상이한 측벽 도핑의 조사량 내지 채움 등을 고려하여, 제조 허용편차에 대해 필요한 협소한 요건들의 수준을, 다량으로 소자가 제조될 수 있도록. 높을 수 있는 것이 가능하게 된다.
최종적으로 산화막 코팅 상의 분리가 억압되면서, 소위 "선택적 엑피텍시"가 존재할 수 있도록 엑피텍셜 공정의 처리 매개변수를 조정할 수 있다. 만약 예컨대 이산화규소로 이루어진 마스크 층(12)에 의해 실행된 트렌치 에칭 후에 상기 마스크 층(12)이, 도 15a에서 도시한 바와 같이 반도체 몸체(1) 상에 존재한다면, 그리고 그런 후에 통상적인 방법으로 트렌치(14) 내에서 이산화규소로 이루어진 더욱 얇은 측벽 간격판(15)이 생성된다면, 이러한 점은 예컨대 열적 산화 및 그에 이은 이산화규소의 이방성 재 에칭에 의해 생성될 수 있는 것으로(도 15b 비교), "선택적 엑피텍시"의 방법을 이용하여 트렌치(14)의 채움이 단결정 실리콘(2)을 이용하여 달성될 수 있다. 그러나 상기 실리콘은 측벽의 산화막 코팅에 의해 트렌치 바닥으로부터 시작하여 성장한다(도 15c 비교). 그로부터 엑피텍셜 공정동안 도핑을 변경하고, 그로 인해 원칙적으로 임의의 수직 도핑 파형을 달성하는 가능성이제공된다. 각각의 일정한 역도핑은 선택적으로 반도체 몸체(1)의 균질한 바탕 도핑으로서 존재할 수 있거나, 혹은 간격판(15)의 생성 전에 트렌치 측벽 도핑을 통해 이루어질 수 있다. 그로 인해 전자 회로 내지 홀 회로는 수직으로 하나의 절연체에 의해 분리된다(도 15d 비교). 그러나 이러한 점은 보상 소자의 근본적인 효과에 있어서는 어떠한 역할도 하지 못한다.
위에서 도 16의 영역(4, 5)을 제조하기 위한 상이한 방법들이 기술되었다. 상기 반도체 소자의 통상적인 부분들, 다시 말해 특히 제 1 도전율 타입의 제 1 구역, 제 2 도전율 타입의 구역 그리고 제 1 도전율 타입의 제 2 구역 및 상기 구역들과 연결된 전극들은 통상적인 방법으로 생성되며, 이러한 점은 그에 상응하는 확산-이온주입-엑피텍시-금속화 단계에 의해 생성될 수 있다.
본 발명에 있어서 실제적으로 또한 제 1과 제 2 도전율 타입의 생성은, 도 1에서 도 15까지의 모든 실시예들에 있어서의 경우와 같이, 제 1표면에 근접한 영역에서는 제 2 도전율 타입의 전하 캐리어가, 그리고 제 2 표면에 근접한 영역에서는 제 1 도전율 타입의 전하 캐리어가 우세하게 작용하는 식으로 이루어진다.

Claims (20)

  1. 하나의 차단 pn-접합을 포함하는 하나의 반도체 몸체; 제 1 전극(10)과 연결되어 있으면서 차단 pn-접합을 형성하며, 제 1 도전율 타입의 맞은 편에 있는 제 2 도전율 타입의 구역에 인접하는 제 1 도전율 타입의 하나의 제 1 구역(7); 그리고 제 2 전극(2)과 연결되는 있는 제 1 도전율 타입의 하나의 제 2 구역(1)을 포함하며; 동시에 상기 제 2 구역(1)으로 향해 있는 제 2 도전율 타입의 구역(6)이 제 1 표면(A)을 형성하며, 그리고 제 1 표면(A)과 제 2 구역(1) 사이에 위치하는 제 2 표면(B)과 상기 제 1 표면(A) 사이의 영역에서는 제 1과 제 2 도전율 타입의 영역(4, 5)이 상호 인터리빙 방식으로 배치되어 있는 반도체 소자를 제조하기 위한 방법에 있어서, 제 1과 제 2 도전율 타입의 영역들(4, 5)은 트렌치(11, 14)로 이루어진 도핑 및 트렌치의 채움을 이용하면서, 제 1 표면(A)에 근접한 영역(I)에서는 제 2 도전율 타입의 전하 캐리어가, 그리고 제 2 표면(B)에 근접한 영역(III)에서는 제 1 도전율 타입의 전하 캐리어가 우세하게 작용하는 식으로, 형성되어 있는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 제 1 표면에서 제 2 표면으로 변경되는 횡단면을 가지는 트렌치(11)가 삽입되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 트렌치(11)의 측벽이 채움, 기상으로 이루어진 도핑 혹은 플라즈마 도핑에 의해 균질하게 도핑되는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 트렌치(11)의 측벽 상에 도핑된 엑피텍셜 층이 분리되어 있는 것을 특징으로 하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 트렌치가 트렌치의 깊이에 따라 작아지는 횡단면을 가지면서 적어도 두 단계(14; 16)에서 삽입되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 트렌치(14, 16)의 측벽 도핑(15)이 실행되는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 트렌치(14)가 다수의 단계에서 삽입되며, 그리고 각 단계 후에는 도핑이 실행되는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서 도핑이 이온 주입을 통해 이루어지는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 이온 주입이 수직에 대해 적은 각도로 실행되며, 그럼으로써 트렌치(14)의 측벽 역시 도핑되는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 삽입된 트렌치가 적어도 일회에 걸쳐 포토 레지스터(19)로 채워지며, 그리고 매회 래커 채움 후에는 도핑이 이루어지는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 트렌치의 한 부분이 절연층(20)으로 마스크되는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서, 트렌치가 측벽 도핑 후에 부분적으로 포토 레지스터(19)로 채워지고, 그런 후에는 래커로 채워지지 않은 자신의 부분 내에서 팽창되는 것을 특징으로 하는 방법.
  13. 제 1 항에 있어서, 트렌치(14) 내에 적합하지 않은 엑피텍셜 분리922)가 실행되는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 적합한 분리(22)에서부터 적합하지 않은 분리(22)로의 변동이 실행되는 것을 특징으로 하는 방법.
  15. 제 1 항에 있어서, 트렌치 내 엑피텍셜 분리가 이루어지는 동안 에칭할 매체가 작용하기 시작하는 것을 특징으로 하는 방법.
  16. 제 1 항에 있어서, 트렌치(14) 내에서 트렌치(14)의 깊이 방향에 대해 기울기 각도(α) 하에서 이온 주입이 실행되는 것을 특징으로 하는 방법.
  17. 제 1 항에 있어서, 트렌치(14)의 결함에 따른 확산이 실행되며, 그리고 이어서 상기 결함이 완전히 제거되는 것을 특징으로 하는 방법.
  18. 제 1 항에 있어서, 반도체 몸체 내에서 트렌치가 가변성 바탕 도핑(23, 24, 25)을 이용하여 삽입되는 것을 특징으로 하는 방법.
  19. 제 1 항에 있어서, 상이한 깊이와 폭의 트렌치들(25, 26)이 삽입되는 것을 특징으로하는 방법.
  20. 제 1 항에 있어서, 트렌치의 측벽이 절연층(20)으로 채워지고, 그런 후에는 트렌치들이 가변성 도핑 파형을 가지는 반도체 재료(27)로 엑피텍셜 방식으로 채워지는 것을 특징으로 하는 방법.
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