JP2024024279A - 炭化珪素半導体装置の製造方法 - Google Patents

Abstract

【課題】チャージインバランスを低減できる炭化珪素半導体装置の製造方法を提供する。【解決手段】ｎ型の炭化珪素半導体基板上にエピタキシャル成長によりｎ型のドリフト層を形成する工程（ａ）と、ドリフト層の不純物濃度を測定する工程（ｂ）と、ドリフト層上に周期的に設けられた複数の第１の開口部を有するイオン注入マスクを形成する工程（ｃ）と、複数の第１の開口部を介してｐ型の不純物イオンを注入して、ドリフト層中にｐ型の第２のピラー領域を複数形成し、第２のピラー領域の間のドリフト層をｎ型の第１のピラー領域とする工程（ｄ）と、ドリフト層上にエピタキシャル成長によりｎ型のエピタキシャル層を形成する工程（ｅ）と、エピタキシャル層中にトランジスタのユニットセルを複数形成する工程（ｆ）と、を備え、工程（ｄ）は、工程（ｂ）での測定結果と正の相関を持つようにイオン注入量をフィードフォワード制御する工程を含む。【選択図】図６

Description

本開示は炭化珪素半導体装置の製造方法に関し、特に、耐圧とオン抵抗のトレードオフを改善できる炭化珪素半導体装置の製造方法に関する。

パワーエレクトロニクスで用いられる半導体装置としては、半導体基板の両面に電極を有する縦型半導体素子が主流であり、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）またはＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）が典型的である。通常の縦型ＭＯＳＦＥＴは、オフ状態とされると、ドリフト層において空乏層が伸び、これが耐圧保持層として機能する。ドリフト層の厚みが小さかったり、あるいはドリフト層の不純物濃度が高かったりすると、薄い空乏層しか形成され得ないので、素子の耐圧は低下する。一方、ＭＯＳＦＥＴがオン状態のときは、半導体基板とドリフト層とを通る主電流が流れ、この主電流が受ける抵抗がオン抵抗と称される。ドリフト層が有する抵抗、すなわちドリフト抵抗は、半導体基板の抵抗に比べて高いので、ＭＯＳＦＥＴの主要な抵抗成分の１つである。従って、ドリフト抵抗を低くすることによってオン抵抗を実質的に下げることができる。そのための典型的な方法は、ドリフト層の厚みを小さくすること、または、ドリフト層の不純物濃度を高めることである。このため、高い耐圧と低いオン抵抗との間にはトレードオフが存在する。

この耐圧とオン抵抗との間のトレードオフを改善できる構造として、例えば特許文献１に開示されるようなスーパージャンクション構造（ＳＪ構造）が提案されている。

スーパージャンクション構造とは、ドリフト層において、主電流が流れる方向に直交する方向に沿って、第２導電型のピラーと第１導電型のピラーとが交互に配列された構造である。この構造によれば、半導体素子の表面近傍に存在するｐｎ接合面または金属接合面から広がる空乏層の他に、第２導電型のピラーと第１導電型のピラーとの間のｐｎ接合面からも空乏層が広がる。ＳＪ構造では一般に、耐圧保持時にはこれらの第１導電型のピラーおよび第２導電型のピラーの双方が空乏化されるが、その際に、深さ方向あたりの空間電荷の平均値が０近傍になるように設計される。これは深さ方向あたりの空間電荷による電気力線の終端が無視できることを意味し、この状態をチャージバランスされた状態と呼ぶ。そのため、理想的にはＳＪ構造の不純物濃度は第１導電型のピラーが空乏化する範囲で耐圧を落とさずに高濃度化することができるため、ＭＯＳＦＥＴで課題であったオン抵抗と耐圧のトレードオフを大幅に改善することが可能となる。

国際公開第２０１９／０６９４１６号

炭化珪素半導体装置においても、ＳＪ構造によるドリフト層の低抵抗化はシリコン半導体装置と同様に期待される。一方で、炭化珪素を用いる場合は、不純物濃度のばらつきの制御が課題となる。特に、低不純物濃度が要求されるドリフト層は、一般に化学気相成長法（ＣＶＤ法：Chemical Vaper Deposition）によるエピタキシャル成長法（以後、エピ成長と呼称）で形成されるが、炭化珪素のエピ成長には高温かつ、シリコン、炭素の原料ガスの比率の高度な制御が必要となるため、不純物濃度のばらつきが比較的大きい。そのため、同じ仕様のエピタキシャルウエハであっても、ウエハごとにドリフト層濃度がばらついており、例えば中心条件に対し±１０～３０％程度ばらついてしまう。従って、仮にドリフト層の不純物の導電型を第１導電型とした場合、第２導電型のピラーをばらつきなししで作成できたとしても、ドリフト層の不純物濃度のばらつきより、±１０～３０％のチャージバランスからのズレ、すなわちチャージインバランスが生じてしまう。これにより、ＳＪ構造における耐圧が低下してしまう。

また、膜厚についても、キャリア濃度ほどではないが、炭化珪素半導体基板ではばらつきは比較的大きく、中心条件に対して±５～２０％ほどばらついてしまう。膜厚のばらつきは、エピ成長およびイオン注入を繰り返してピラー領域を形成するマルチエピタキシャル方式（以後、マルチエピ方式と呼称）でのエピ成長を採用する場合、各エピタキシャル層間の境界部分の領域でのチャージインバランスの発生原因となり、耐圧低下を起こし得る。

以上のように、ＳＪ構造を有する炭化珪素ＭＯＳＦＥＴ（ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ）の実現にあたっては、エピタキシャル層の不純物濃度（以後、エピ濃度と呼称）のばらつきに起因するチャージインバランスによる耐圧低下が生じるため、同一の耐圧を実現するためには、その分エピタキシャル層の膜厚を厚くする必要があり、オン抵抗が低下してしまうという問題があった。

本開示は上記のような問題を解決するためになされたものであり、複数のウエハ間でのドリフト層のエピ濃度および膜厚のばらつきが大きい場合であってもチャージインバランスを低減できる炭化珪素半導体装置の製造方法を提供することを目的とする。

本開示に係る半導体装置の製造方法は、第１導電型の炭化珪素半導体基板上にエピタキシャル成長により第１導電型のドリフト層を形成する工程（ａ）と、前記ドリフト層の不純物濃度を測定する工程（ｂ）と、前記ドリフト層上に周期的に設けられた複数の第１の開口部を有するイオン注入マスクを形成する工程（ｃ）と、前記複数の第１の開口部を介して第２導電型の不純物イオンを注入して、前記ドリフト層中に第２導電型の第２のピラー領域を複数形成し、前記第２のピラー領域の間の前記ドリフト層を第１導電型の第１のピラー領域とする工程（ｄ）と、前記ドリフト層上にエピタキシャル成長により第１導電型のエピタキシャル層を形成する工程（ｅ）と、エピタキシャル層中にトランジスタのユニットセルを複数形成する工程（ｆ）と、を備え、前記工程（ｄ）は、前記工程（ｂ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入量をフィードフォワード制御する工程を含む。

本開示に係る半導体装置の製造方法によれば、ドリフト層の不純物濃度を測定し、測定結果と正の相関を持つように第２のピラー領域を形成するイオン注入工程をフィードフォワード制御するので、チャージインバランスを低減した半導体装置を得ることができる。

本開示に係る実施の形態１の炭化珪素半導体装置の平面図である。 本開示に係る実施の形態１の炭化珪素半導体装置の部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置の部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置の部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置の部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明するフローチャートである。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明する部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明する部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明する部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明する部分断面図である。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明するフローチャートである。 均一な深さ方向プロファイルのピラー領域の形成方法を説明する図である。 本開示に係る実施の形態１の炭化珪素半導体装置のスーパージャンクション領域の形成方法を説明するフローチャートである。 均一な深さ方向プロファイルのピラー領域の形成方法を説明する図である。 マルチエピ方式を４回繰り返した場合のスーパージャンクション領域の断面図である。 マルチエピ方式を４回繰り返した場合のスーパージャンクション領域におけるアクセプタイオンおよびドナーイオンの深さ方向の不純物濃度のプロファイルを示す図である。 ｐｎダイオード構造を用いてスーパージャンクション領域の最適設計を説明する断面図である。 ピラーピッチとオン抵抗、不純物濃度の関係を示す図である。 チャージバランスが成立している場合の耐圧保持時の状態を示す図である。 ｐ型ピラーおよびｎ型ピラーが完全に空乏化した場合のｎ型ピラーおよびｐ型ピラーの電界分布を示す図である。 ｐｎダイオード構造においてｐ型領域の不純物濃度がばらついた場合のｎ型ピラーおよびｐ型ピラーの電界分布を示す図である。 ｐｎダイオード構造においてｎ型領域の不純物濃度がばらついた場合のｎ型ピラーおよびｐ型ピラーの電界分布を示す図である。 スーパージャンクション領域のある深さでの不純物濃度のプロファイルを示す図である。 不純物濃度のばらつきおよびレジストの開口幅のばらつきをフィードフォワードする場合の注入量のテーブルデータを示す図である。 ドリフト層の膜厚を注入量および注入エネルギーにフィードフォワードする方法を説明する図である。 本開示に係る実施の形態２の炭化珪素半導体装置の平面図である。 本開示に係る実施の形態２の炭化珪素半導体装置の部分断面図である。 本開示に係る実施の形態３の炭化珪素半導体装置の部分断面図である。 本開示に係る実施の形態３の炭化珪素半導体装置の変形例の部分断面図である。

＜はじめに＞
以下、図面を参照しながら本開示に係る実施の形態について説明する。なお、図面は模式的に示されたものであり、図中の各構成要素の水平方向、垂直方向の寸法は、実際の寸法を正確に表したものではなく、寸法比は正確ではない。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

また、以下の説明では、「上」、「下」、「側」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。

また、以下において、「外側」とは半導体基板の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。

本開示においては、半導体装置として、炭化珪素（ＳｉＣ）半導体装置を例示し、特に、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル型炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、ｎ型を第１導電型、ｐ型を第２導電型とした場合に対する記述であり、ｎ型を第２導電型、ｐ型を第１導電型とした場合には、電位の高低の記述も逆になる。さらに、半導体装置全体のうち、ユニットセルが周期的に配置された領域を活性領域、その外周の領域を外周領域と呼称する。

＜実施の形態１＞
＜装置構成＞
図１は、本開示に係る実施の形態１の炭化珪素半導体装置であるＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００を、上面であるソース電極側から見た平面図である。なお、図１は、後に説明する実施の形態２のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ２０００の平面図としても兼用される。

図１に示されるように、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００は、平面視形状が矩形の半導体チップであり、半導体チップの大部分を占めるソース電極８０の外周を囲むようにゲート配線８２が設けられ、ゲート配線８２は半導体チップの角部に設けられたゲートパッド８１から延在している。ゲートパッド８１およびゲート配線８２とは同一の導電体で構成することができる。

なお、ソース電極８０、ゲートパッド８１およびゲート配線８２の配置および形状は一例であり、図１に限定されるものではない。

図２は、図１おけるＡ－Ａ線での矢示断面図であり、ソース電極８０の下部の領域に周期的に繰り返して配置されたユニットセルの構成を示している。本実施の形態では、一例として、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴで一般的なトレンチ型のＭＯＳＦＥＴ構造を説明する。

実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００では、トレンチゲートＴＲの下部にｐ型の電界保護領域３１が設けられており、さらにその下にｐ型のピラー領域３０（第２のピラー領域）が設けられていることが特徴である。

すなわち、図２に示すように、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００は、ｎ型の炭化珪素半導体基板１０の第１の主面上にｎ型のドリフト層２０が設けられている。ドリフト層２０中にはイオン注入法と活性化アニールにより形成されたｐ型のピラー領域３０が設けられている。また、ドリフト層２０中のピラー領域３０を形成されていないｎ型の領域をピラー領域２１（第１のピラー領域）と呼称する。ピラー領域２１の不純物濃度はドリフト層２０と同じとすることができるが、ＳＪ構造の効果を最大とするために、追加のエピ成長プロセスまたはイオン注入工程などでより高い不純物濃度にすることもできる。

図２に示されるように、ピラー領域２１とピラー領域３０とが、紙面横方向、すなわちトレンチゲートＴＲの配列方向（ｘ方向）に、繰り返し周期ｄ１で繰り返して配列された領域をＳＪ領域１００と呼称する。繰り返し周期ｄ１はピラーピッチｄ１と言うことができる。このＳＪ領域１００において、ピラー領域２１およびピラー領域３０は、平面視で紙面奥行き方向、すなわちトレンチゲートＴＲの延在方向（ｙ方向）に沿って形成されており、平面視形状がストライプ状に形成されている。

また、ＳＪ領域１００より上側の領域をＭＯＳＦＥＴ領域２００と呼称し、ピラー領域３０はＭＯＳＦＥＴ領域２００中のｐ型の不純物領域に接続される。トレンチ構造の場合は、ｐ型の電界保護領域３１に接続されるように形成することができる。

ＭＯＳＦＥＴ領域２００においては、ドリフト層２０の最表面からドリフト層２０中に達するように形成されたトレンチゲートＴＲが設けられている。トレンチゲートＴＲは、ドリフト層２０を掘り込んで形成されたトレンチの内面を覆うように、厚さ２５～１５０ｎｍの酸化シリコンなどで構成されるゲート絶縁膜５０が形成され、ゲート絶縁膜５０で囲まれた領域を埋め込むように、多結晶シリコンなどで構成されたゲート電極６０が形成されている。トレンチゲートＴＲは、繰り返し周期ｄ２で繰り返して設けられ、ゲート電極６０の上部は、酸化シリコンなどで構成される層間絶縁膜５１によってそれぞれ覆われている。

ドリフト層２０の上層部には、トレンチゲートＴＲの間に設けられたｎ型のソース領域２３が選択的に設けられ、ソース領域２３の下にはｐ型のボディ領域３２が設けられている。ソース領域２３およびボディ領域３２の内部にはｐ型のボディコンタクト領域３３が設けられている。ボディコンタクト領域３３は、ソース領域２３は貫通するが、ボディ領域３２は貫通しないように設けられている。

ボディコンタクト領域３３の上部には、オーミック電極７０が設けられ、オーミック電極７０は、層間絶縁膜５１の間に設けられた開口部を介してソース電極８０に接続されている。

ボディ領域３２の下部であって、トレンチゲートＴＲおよび電界保護領域３１の間となるピラー領域２１は、ＪＦＥＴ領域２２と呼称される。ＪＦＥＴ領域２２の不純物濃度は、ＳＪ領域１００とは異なり、チャージバランスは要求されないため、ピラー領域２１より高くして、ＪＦＥＴ抵抗を低減することができる。一方、製造工程を削減するため、ピラー領域２１と同一の濃度、すなわち、エピタキシャル層であるドリフト層２０をそのまま利用することもできる。

トレンチゲートＴＲの底部に設けられた電界保護領域３１は、平面視で紙面奥行き方向において、図示されない部分でボディ領域３２に接続され、ソース電位となっている。これにより、電界保護領域３１に接続されるピラー領域３０は電位が固定されるので、ピラー領域３０の電位を安定させることができる。

電界保護領域３１の不純物濃度はピラー領域３０よりも高いことが好適であるが、ピラー領域３０の不純物濃度と同じとすることもでき、また、それより低くすることもできる。

ピラー領域２１およびピラー領域３０の不純物濃度は、プロセスばらつきなどで変動し得るが、原則として概ねチャージバランスするように設計される。チャージバランスとはピラー領域２１およびピラー領域３０が、同一深さ（ｚ方向で一定）において完全空乏化した場合の空間電荷密度の総和が、正負が打ち消しあい、ゼロ近くとなるような条件のことである。具体的には、ピラー領域２１のピラー幅とピラー領域２１の不純物濃度の積と、ピラー領域３０のピラー幅とピラー領域３０の不純物濃度の積とがほぼ等しくなるようにＳＪ領域１００を設計することで実現できる。

もちろん設計範囲として、ある深さにおける完全空乏化時の総空乏層電荷の比、すなわちチャージバランスの度合いを変化させることはできる。例えば、ピラー領域２１でイオン化している空乏層電荷の総数をＮｎｔｏｔ、ピラー領域３０でイオン化している空乏層電荷の総数をＮｐｔｏｔとした場合、Ｎｎｔｏｔ／Ｎｐｔｏｔで定義される総空乏層電荷の比の値を０．５～２．０程度変化させることができる。Ｎｎｔｏｔ／Ｎｐｔｏｔの値が１の場合がチャージバランスしている状態であり、１より大きく、２．０以下の場合を「正側」と呼称し、０．５以上１未満の場合を「負側」と呼称する。

総空乏層電荷の比を正側にすれば、よりｎ型のＭＯＳＦＥＴに近い特性になるため、ＭＯＳＦＥＴのボディダイオードの逆回復電流の原因となる少数キャリアの量を低減することが可能となる。また負側にすると、絶縁破壊が生じる箇所を基板表面よりも内部にシフトすることができ、アバランシェ電流の通電経路を伸ばすことでアバランシェ電流を抑制し、アバランシェ耐量を高めることができる。

図２に示したＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００では、ＳＪ領域１００のピラー領域２１およびピラー領域３０の繰り返し周期ｄ１と、ＭＯＳＦＥＴ領域２００のトレンチゲートＴＲの繰り返し周期ｄ２とが一致している構成を示したが、両者は必ずしも一致している必要はない。例えば、図３に示されるように、繰り返し周期ｄ１を繰り返し周期ｄ２の整数倍とすることができる。この場合は、ピラー領域２１の幅が広がり、主電流経路がピラー領域３０から延びる空乏層によりスムーズに広がらないことで生じる広がり抵抗を下げることができる。

すなわち、オン状態であっても、ピラー領域３０とピラー領域２１とのｐｎ接合間には、拡散電位とピラー領域２１中の電圧降下の電位差が加わるため、その値に応じて空乏層が広がる。広がった空乏層により、主電流経路が阻害されるため、主電流経路がスムーズに広がらず、主電流経路の抵抗が上がることになる。一方、ピラー領域２１の幅が広がると、トレンチゲートＴＲの下部の主電流経路が広がり、ＳＪ領域１００での主電流経路の抵抗が下がる。

同様に、繰り返し周期ｄ２も繰り返し周期ｄ１と一致している必要はない。例えば、図４に示されるように、ＭＯＳＦＥＴ領域２００のトレンチゲートＴＲの間に、トレンチソースＴＳを配置した構成とすることで、トレンチゲートＴＲの数を間引きし、入力容量を下げた構成とすることもできる。

トレンチソースＴＳは、トレンチゲートＴＲと同様の構成であり、ドリフト層２０を掘り込んで形成されたトレンチの内面を覆うようにゲート絶縁膜５０が形成され、ゲート絶縁膜５０で囲まれた領域を埋め込むように、多結晶シリコンなどで構成されたトレンチソース電極６１が形成されている。トレンチソース電極６１は、平面視で紙面奥行き方向において、図示されない部分でソース電極８０に接続されるので、ゲート電極としては機能しない。

また、図５に示されるように、トレンチゲートＴＲの間に、トレンチ型ショットキー電極８４を配置した構成とすることで、ＳＢＤ（Schottky Barrier Diode）を内蔵したＭＯＳＦＥＴとすることもできる。トレンチ型ショットキー電極８４は、ドリフト層２０を掘り込んで形成されたトレンチを埋め込むように設けられ、ソース電極８０と接触している。この構成により、逆方向動作時のバイポーラ電流の通電を抑制でき、ＳｉＣ特有の結晶欠陥に起因するオン電圧の上昇およびリーク電流の増大を抑制できる。

＜製造方法＞
次に、実施の形態１のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００の製造方法について説明する。本開示に係る炭化珪素半導体装置の製造方法においては、エピタキシャル成長によるｎ型のドリフト層２０の形成と、イオン注入によるｐ型のピラー領域３０を形成する工程を１回以上繰り返してＳＪ構造を形成するマルチエピ方式の適用が不可欠である。以下、マルチエピ方式を用いたＳＪ領域１００の形成方法について図６に示すフローチャートを用いて説明する。

図６は、本開示に係る炭化珪素半導体装置の製造方法の特徴である、フィードフォワードを実施したイオン注入工程を含む製造工程を示すフローチャートである。なお、図６はフィードフォワードによる注入工程の効果を説明する上で重要な工程のみ明示したものであり、各工程間に様々な工程、すなわち、洗浄および外観検査などが実施される。

図６に示されるように、まず、ウエハ状態の炭化珪素半導体基板１０を取得し（ステップＳ１０）、その後、基板洗浄等を実施して炭化珪素半導体基板１０を清浄な状態にする。この状態を図７に示す。その後、炭化珪素半導体基板１０の上部に、ＣＶＤ法を用いたエピタキシャル成長により、ｎ型のエピタキシャル層を数百ｎｍ～１０数μｍの厚さに形成してドリフト層２０とする（ステップＳ２０）。

その後、ＣＶ測定等でウエハ当たりの平均不純物濃度を定量してエピタキシャル層の濃度評価をする（ステップＳ３０）。図８には、炭化珪素半導体基板１０の裏面に電圧計ＶＭを接続し、ドリフト層２０の上面にＣＶ測定装置のプローブＤＴを配置し、ドリフト層２０の表面内の空乏層ＶＣのキャリア濃度を測定する状態を模式的に示している。

一般的な炭化珪素半導体基板のエピタキシャル層のキャリア濃度は、例えば、水銀プローブを有するＣＶ測定装置を用いて、炭化珪素半導体基板の面内の複数点の静電容量を測定し、静電容量値から各測定点ごとのキャリア濃度を計算することで取得される。各測定点ごとのキャリア濃度を平均し、炭化珪素半導体基板１０の面内の平均キャリア濃度を評価する。

エピタキシャル成長とイオン注入の繰り返しを１回のみとする場合は、既知の濃度のエピ層を成長させた市販の炭化珪素半導体基板を利用することもできる。その場合、エピタキシャル成長工程を省略できるため、生産設備を簡素化できる。

その後、ドリフト層２０上に酸化シリコン（ＳｉＯ_２）膜を形成し、その上にレジスト材を塗布し、フォトリソグラフィによりレジスト材をパターニングして図９に示すようにレジストマスクＲＭとし、レジストマスクＲＭを用いたドライエッチングにより酸化シリコン膜をパターニングし、イオン注入用の注入マスクＳＭを形成する（ステップＳ４０）。なお、酸化シリコンの注入マスクＳＭは、炭化珪素と高い選択比を持つので、ドリフト層２０を除去することなくエッチングできる。なお、炭化珪素と高い選択比を持ち、化学的に安定な材料であれば必ずしもＳｉＯ_２に限定されない。

注入マスクＳＭを形成した後、不純物イオンの注入量を決定し（ステップＳ６０）、イオン注入用の注入マスクＳＭを用いてｐ型不純物のイオン注入を行い（ステップＳ７０）、図１０に示されるようにドリフト層２０中にピラー領域３０を形成する。ピラー領域３０を形成した後は、従来的なＭＯＳＦＥＴの製造工程を経て、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００を完成させる（ステップＳ８０）。

（注入量へのフィードフォワード）
以下では、ステップＳ６０における不純物イオンの注入量の決定について、さらに説明する。まず、ドリフト層２０のウエハ当たりの平均不純物濃度がステップＳ３０において取得されているため、この値に基づいて不純物イオンの注入量を決定する。具体的には、ドリフト層２０の面内に形成される合計のチャージインバランスを最小化するように決定する。

例えば設計中心に対して、ドリフト層２０のウエハ当たりの平均不純物濃度が±１５％上下した場合、同様にイオン注入量も±１５％上下して変化させれば、イオン注入工程のばらつき、注入マスクのばらつき、ウエハ面内のエピ濃度のばらつきを除いた範囲で、チャージインバランスを低減できる。すなわち、注入量とエピタキシャル層の濃度が正の相関を有するように制御する。一般にイオン注入工程はばらつきが少なく、加えてＳｉＣは注入されたイオンの熱拡散係数が非常に小さいため、ＳｉＣにおける注入工程は非常にばらつきが少ない。ばらつきの大きいエピタキシャル成長工程の結果を注入工程にフィードフォワードすることで、ウエハ面内のチャージインバランスを大幅に低減することが可能となる。

また、注入量の変更に関しては、規定された範囲内で毎回値を変更する以外にも、例えば簡略化した２水準以上の注入条件を規定した作業レシピを予め用意しておき、ウエハの平均エピ濃度に応じて作業レシピを選択する方法で、作業効率を向上させることもできる。

すなわち、本開示の本質的な点は、ｎ型トランジスタを想定した場合、エピ濃度のばらつきに比例して、アクセプタイオン注入量を調整し、チャージバランス量を極力一定に保つことにある。例えば、エピ濃度がばらつきにより１０％増加した場合、アクセプタイオンのドーズ量を同じく１０％増加させて、正の相関を持たせる。

従って、これを２水準に簡略化するとは、生産工程上ばらつき得るエピ濃度の管理幅に対して、２水準の注入条件を用意することになる。具体的には中心条件に対して±２０％ばらつくエピタキシャル層の生産方式であれば、中心から高濃度側に２０％の領域、すなわち、平均より２０％高濃度の領域を設け、中心から低濃度側に２０％の領域、すなわち平均より２０％低濃度の領域を設け、それぞれの領域の中心に対して、チャージバランス量が一定となるようにアクセプタイオンの注入量を決定する。この場合、エピ濃度が工程中心より高めに仕上がった場合、アクセプタイオンの注入量を１０％増加、低めに仕上がった場合は１０％低下させることになる。

なお、ウエハ一枚一枚に対して、個別に注入条件を設定するのではなく、濃度が高いウエハは条件Ａ、濃度が低いウエハは条件Ｂのように、注入条件の任意性を減らし、単純化したプロセスで処理することで、製造工程を簡略化できる。なお、具体的な注入量へのフィードフォワード方法は、後に説明する。

（注入マスクの開口幅によるフィードフォワード）
不純物の注入量へフィードフォワードするパラメータとして、エピ濃度のみならず、注入マスクの開口幅もフィードフォワードすることができる。例えば開口幅が大きくなると、同じ注入量であっても、ある深さに供給される不純物の量は多くなるため、最適なチャージバランスを保つため注入量の調整が必要となる。

図１１は、不純物イオンの注入量を決定する前に、注入マスクの開口幅を評価する工程を盛り込んだ製造工程を示すフローチャートである。図１１においては、不純物イオンの注入量を決定するステップＳ６０の前に、注入マスクの開口幅を評価する注入マスク形状仕上がり評価（ステップＳ５０）が導入されている。

この場合、注入量は測定した開口幅のウエハ面内の平均値に対して負の相関を有するように決定することができる。また作業効率の向上のため、注入条件を２水準以上の離散的な条件として予め用意しておくこともできる。

ここで、２水準以上の離散的な注入条件とは、レジスト開口幅が設計中心に対して±２０％ばらつくのであれば、設計値以上の開口幅ならドーズ量を－１０％下げる、設計値以下の開口幅ならドーズ量を＋１０％上げる、といった注入条件となる。

ドーズ量の設定値は、エピ濃度のばらつきに対するフィードフォワードと同様に開口幅に対して負の相関となるように設定することもできる。例えば、開口幅が設計中心より広い場合はドーズ量を７％下げる、逆であれば７％上げるようにすることもできる。なお、開口幅が設計中心に対して上下にずれた場合のフィードフォワード量の絶対値は、必ずしも同一としないこともできる。例えば、開口幅が設計中心より広い場合はドーズ量を９％下げるが、逆であれば５％上げるようにすることもできる。

このような設定は、開口幅の仕上がりが設計中心に対してどのように分布するか、すなわち、正規分布か、一定確率で一様に分布するか、設計中心に対して対称か、等によって変更することができる。具体的な注入量へのフィードフォワード方法は、後に説明する。

（ピラー注入）
ピラー領域へのイオン注入、すなわち図６および図１１のｐ型ピラー注入（ステップＳ７０）は、フォトレジストおよびイオン注入用マスクを貫通しない注入エネルギー、すなわちイオン注入用マスクの厚みに依存する数１００ｋｅＶ～数ＭｅＶ以下の注入エネルギーで、注入エネルギーとドーズ量を変化させながら、均一な深さ方向プロファイルとなるようにピラー領域３０を形成する。その具体例を図１２に示す。

図１２は、横軸に不純物濃度をログスケールで示し、縦軸に基板表面からの深さをリニアスケールで示した注入プロファイルである。

図１２に示すように、例えば、注入エネルギーを低、中、高の３段階とすることで、濃度が均一のピラー領域３０を形成する。本明細書では、フィードフォワードをかけるイオン注入はこれら全ての注入であり、複数段階のイオン注入の結果として仕上がるピラー領域３０の不純物濃度を制御することを目的とする。イオン注入される注入元素としてはｐ型では、ボロン（Ｂ）またはアルミニウム（Ａｌ）が用いられる。

（マルチエピ方式）
図７～図１０に示したエピタキシャル層の形成工程は、エピタキシャル成長とイオン注入の繰り返しを１回のみとする場合を示したが、エピタキシャル成長とイオン注入の繰り返しを複数回繰り返すマルチエピ方式では、ピラー領域３０を形成した後、レジストマスクＲＭおよび注入マスクＳＭを除去し、再びｎ型のエピタキシャル層を形成し、エピ濃度を評価し、図６または図１１のステップＳ４０以下の工程を経て、ピラー領域３０を縦方向に延在させる。これらの工程を複数回繰り返し、ピラー領域２１とピラー領域３０を有するＳＪ領域１００を形成する。各繰り返し工程ごとにフィードフォワードした注入を実施することで、チャージインバランスを最小化したＳＪ構造を実現できる。

マルチエピ方式では、エピタキシャル層の膜厚（以後、エピ膜厚と呼称）に対する注入エネルギーのフィードフォワードを追加することもできる。

図１３は、エピタキシャル層の濃度評価をした後に、エピ膜厚を評価する工程を追加し、不純物イオンの注入量を決定した後に、不純物イオンの注入エネルギーを決定する工程を追加したフローチャートである。図１３においては、エピタキシャル層の濃度評価をするステップＳ３０の後に、エピ膜厚を評価するステップＳ３１が導入され、不純物イオンの注入量を決定するステップＳ６０の後に、不純物イオンの注入エネルギーを決定するステップＳ６１が挿入されている。

エピ膜厚を評価するには、一例として、フーリエ変換赤外分光光度計（ＦＴＩＲ）などによりウエハ面内の複数点のエピ膜厚を測定し、平均の膜厚を求めるなどの方法で実施する。

この場合、エピ膜厚に対して正の相関を有するように、多段注入実施時の各注入のエネルギーを調整することができる。膜厚が意図せず厚くなった場合、各段階の注入エネルギーを所定数倍高くすることで、各エピ層間でピラー領域３０の接続が弱まることを防止できる。この具体例を図１４に示す。

図１４は、横軸に不純物濃度をログスケールで示し、縦軸に基板表面からの深さをリニアスケールで示した注入プロファイルを、膜厚が設計値通りに仕上がった「設計中心仕上がり」の場合、エピ膜厚が意図しない厚さとなった「膜厚仕上がり」の場合、およびエピ膜厚が意図しない厚さとなった場合に、注入エネルギーにフィードフォワードした「膜厚仕上がり＋フィードフォワード」の場合の３つの注入プロファイルで示している。

図１４においては、何れの注入プロファイルにおいても、２回のエピ成長を行い、各エピタキシャル層に対して、３段階の注入エネルギーでイオン注入を行った場合を示しており、１回目のエピ成長と２回目のエピ成長の境界を鎖線で示している。

膜厚が設計中心より１０％高めに仕上がった場合は、「膜厚仕上がり」の注入プロファイルに示されるように、エピ成長の境界近傍で局所的にピラー領域３０の濃度が低下した領域が発生してしまう。そのため、この領域でチャージインバランスが局所的に発生したり、ピラー領域２１の抵抗が増大したりすることで、耐圧およびスイッチング速度が低下する。一方、膜厚の増大に応じて、注入エネルギーをそれぞれ１０％増加させた場合、中心となる注入深さも略１０％増加することになり、図１４の「膜厚仕上がり＋フィードフォワード」の注入プロファイルに示されるように、ピラー領域３０のプロファイルを均一化でき、上述した不具合を緩和できる。

また、逆に膜厚が薄くなった場合は、局所的に不純物濃度が高い領域がピラー領域３０に発生し、チャージインバランスの発生による耐圧の低下が生じる。この場合も同様に注入エネルギーを設計中心よりも下げることで耐圧の低下を解消できる。

まとめると、エピ膜厚と正の相関を有するように注入エネルギーを制御することで、エピ膜厚の増減に伴う不具合の発生を抑制することができる。注入エネルギーの変更の方法は、連続的に変化させることもでき、注入量と同様に事前に設定した離散的な２水準以上の条件から選択することもできる。

以上では、ｎ型のエピタキシャル層に、ｐ型の不純物をイオン注入するマルチエピ方式を説明したが、ｎ型とｐ型を入れ替えることもできる。また、エピタキシャル層を不純物の濃度の薄い領域とし、全面イオン注入でｎ型領域を形成することもできる。ｎ型領域を形成する場合は、不純物として、窒素（Ｎ）またはリン（Ｐ）の注入が一般的である。

（マルチエピ方式のコストと装置性能）
マルチエピ方式では、製造コストは主にマルチエピの回数に依存する。一方で、マルチエピの回数を少なくしようとした場合、ＭｅＶイオン注入などの特殊な工程が必要となる。そのため例えば注入エネルギー増大による注入欠陥の増大および注入用マスクの厚膜化による加工寸法の拡大など、半導体装置としての性能面では低下する傾向になる。なお、詳細は後述するが一般に、ＳＪ―ＭＯＳＦＥＴでは微細化が進むほどに、高いアスペクト比で、高濃度で、繰り返し周期を短くするほどに性能が高くなる、すなわち同一耐圧におけるオン抵抗が低くなる。そのため、マルチエピ方式では、製造コストと装置性能のトレードオフがあり、主にマルチエピの回数によってそのバランスが決定される。

（ＳＪ領域の濃度関係）
マルチエピ方式においては、ＳＪ領域１００と炭化珪素半導体基板１０およびドリフト層２０の不純物濃度の関係は次のようになる。まず、ｎ型領域については、炭化珪素半導体基板１０が一番高濃度である。ドリフト層２０はピラー領域２１と同じ濃度かそれより低く設計される。次に、ｐ型領域については、濃度の大小関係はＳＪ領域１００内のチャージバランスの設計によって異なるが、基本的にはＳＪ領域１００中の深さ方向の一定の平面内、これは活性領域のみについてであるが、ドナー総量／アクセプタ総量が０．５～２の範囲、すなわち倍半分の関係でバランスしている状態であれば概ねチャージバランスしているとみなすことができる。

（ＳＪ領域の深さ方向濃度分布）
本実施の形態１の具体例としてマルチエピ方式を４回繰り返した場合のＳＪ領域１００の断面構成を図１５に示し、当該ＳＪ領域１００におけるアクセプタイオン、ドナーイオンの深さ方向の平均不純物濃度のプロファイルを図１６に示す。なお、本実施の形態１においては、イオン注入によるアクセプタ不純物が、後述する活性化アニール工程で活性化されることを前提としており、図１６のプロファイルにおいても活性化されたドナーおよびアクセプタのプロファイルのみを示している。また、本明細書では基本的にチャージバランスを議論する場合の不純物濃度についての定量的な議論は、全て活性化した不純物のみを対象に行う。

図１５に示すように、マルチエピ方式を４回繰り返した場合のＳＪ領域１００の断面構成においては、１段目のｎ型ピラー領域２１１、２段目のｎ型ピラー領域２１２、３段目のｎ型ピラー領域２１３および４段目のｎ型ピラー領域２１４と、１段目のｐ型ピラー領域３１０、２段目のｐ型ピラー領域３０２、３段目のｐ型ピラー領域３０３および４段目のｐ型ピラー領域３０４とが形成されている。

図１６では、横軸にＳＪ領域１００の表面からの深さをリニアスケールで示し、縦軸に深さ方向の平均不純物濃度をリニアスケールで示し、図１５におけるＡ－Ａ線に沿ったアクセプタイオンの不純物濃度のプロファイルを破線で示し、図１５におけるＢ－Ｂ線に沿ったドナーイオンの不純物濃度のプロファイルを実線で示している。

図１６に示すように例えば２段目のｎ型ピラー領域２１２のようにエピタキシャル層のドナー濃度が上昇した場合、イオン注入量を増加させ、２段目のｐ型ピラー領域３０２のようにアクセプタ濃度を高くして、一定の深さ方向でのチャージバランスを維持する。

また、３段目のｎ型ピラー領域２１３が示すようにエピ膜厚が増大した場合は、エピ膜厚の増大量に応じた注入量エネルギーとドーズ量の調整を行い、３段目のｐ型ピラー領域３０３のように注入ピークを分散させ、発生するチャージインバランスを最小にするように仕上げる。

（ＭＯＳＦＥＴ領域の形成方法）
次に、ＭＯＳＦＥＴ領域２００の形成方法について図２を参照して説明する。まず、ＭＯＳＦＥＴ領域２００を形成するために、ＳＪ領域１００の上部にｎ型のエピタキシャル層を形成する。この際、不純物濃度がＪＦＥＴ領域２２と同等になるようにエピタキシャル条件を制御することで、工程数を削減することができる。

また、エピタキシャル層をｎ型の薄い不純物濃度、例えば１×１０^１４ｃｍ^－３で形成した後、イオン注入によりＪＦＥＴ領域２２と同等の濃度まで高めることもできる。この場合、不純物濃度のばらつきはエピタキシャル成長でｎ型のエピタキシャル層を形成するよりも小さくでき、製品のばらつき低減および歩留まりの上昇を実現することができる。

ＪＦＥＴ領域２２の不純物濃度は、ドリフト層２０の不純物濃度およびピラー領域２１よりも高い不純物濃度で形成することもでき、同じ不純物濃度で形成することもできる。ＪＦＥＴ領域２２の不純物濃度がドリフト層２０等よりも高い場合はＪＦＥＴ抵抗を低抵抗にでき、ドリフト層２０等と同じ場合は注入工程を削減しコストを削減できる。ＪＦＥＴ領域２２の不純物濃度は、例えば５×１０^１６～１×１０^１８ｃｍ^－３とすることができる。また、ドリフト層２０およびピラー領域２１の不純物濃度は、１×１０^１５～１×１０^１７ｃｍ^－３の範囲であればＭＯＳＦＥＴとして動作できる。なお、ドリフト層２０およびピラー領域２１は、ＪＦＥＴ領域２２よりも不純物濃度が薄いことが一般的であるが、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴとしてピラーピッチを微細化していけば高濃度化が可能となる。その場合、ＪＦＥＴ領域２２と同等の濃度まで上げることも可能になる。なお、ＳＪ領域１００の上部に形成するｎ型のエピタキシャル層の厚さは、１～４μｍ程度となる。

次に、ｎ型のエピタキシャル層にイオン注入によりＡｌなどのアクセプタイオンを注入し、ｎ型のボディ領域３２を形成する。ボディ領域３２の不純物濃度は、例えば５×１０^１７～１×１０^１９ｃｍ^―３とすることができる。ボディ領域３２の不純物濃度はＪＦＥＴ領域２２より高くする。ボディ領域３２の深さは０．５～１．５μｍ程度とすることができる。ボディ領域３２が深ければ、チャネル長が長くでき、短絡耐量を増やすことができる。また、ボディ領域３２はｐ型のエピタキシャル層を設けることで形成することもできる。

次に、イオン注入とフォトリソグラフィによりソース領域２３およびボディコンタクト領域３３を形成する。ｎ型のソース領域は、窒素（Ｎ）またはリン（Ｐ）などの不純物注入により形成され、不純物濃度は１×１０^１８～１×１０^２１ｃｍ^－３の範囲であり、ボディ領域３２のｐ型の不純物濃度を超える値とする。ボディコンタクト領域３３は、ＡｌやＢなどのｐ型の不純物をボディ領域３２を上回る５×１０^１８～１×１０^２２ｃｍ^―３の不純物濃度で形成することで得る。なお、ソース領域２３およびボディコンタクト領域３３の深さは、２００ｎｍ～１．０μｍ程度とする。

次に、ソース領域２３およびボディコンタクト領域３３が形成された後の基板上にＳｉＯ_２膜を形成し、その上にレジスト材を塗布し、フォトリソグラフィによりレジスト材をパターニングしてレジストマスクとし、レジストマスクを用いたドライエッチンによりＳｉＯ_２膜をパターニングし、トレンチエッチング用のマスクを準備する。その後、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）などで、基板表面からボディ領域３２を貫通してＪＦＥＴ領域２２に達するトレンチを形成する。トレンチの深さは０．８～３．０μｍ程度とし、さらにその下部に、イオン注入によりｐ型の不純物を導入して電界保護領域３１を形成する。電界保護領域３１の不純物濃度は、例えば１×１０^１７～５×１０^１８ｃｍ^―３とすることができ、その深さは０．２～１．０μｍ程度とすることができる。この際、電界保護領域３１を形成する注入マスクをトレンチエッチングのマスクと併用することで、工程数を削減することができる。

次に、熱処理装置により、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００～１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。

次に、炭化珪素層の表面を熱酸化して、所望の厚みの酸化シリコン膜を形成し、ゲート絶縁膜５０を形成する。ゲート絶縁膜５０はトレンチの内面を覆うと共に、ソース領域２３およびボディコンタクト領域３３の表面を覆う。

次に、ゲート絶縁膜５０の上に、減圧ＣＶＤ法により導電性を有する多結晶シリコン膜を形成し、これをパターニングすることによりゲート電極６０を形成する。多結晶シリコン膜は、ゲート絶縁膜５０で囲まれたトレンチ内を埋め込むと共に、ソース領域２３およびボディコンタクト領域３３の上方も覆うが、エッチング等によるパターニングにより、トレンチ内以外の多結晶シリコン膜は除去される。

次に、減圧ＣＶＤ法により酸化シリコン膜を形成し層間絶縁膜５１を形成する。この際、基板上に残ったゲート絶縁膜５０は層間絶縁膜５１と一体となる。

次に、層間絶縁膜５１とゲート絶縁膜５０を貫通し、活性領域内のボディコンタクト領域３３およびソース領域２３に到達する開口部を形成する。

次に、スパッタ法等により、例えばニッケル（Ｎｉ）を主成分とする金属膜を形成後、６００～１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と開口部内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間に金属シリサイドを形成する。次に、反応してできた金属シリサイド以外の金属膜をウェットエッチングにより除去する。これにより、残った金属シリサイドがオーミック電極７０となる。

次に、炭化珪素半導体基板１０の第２の主面である裏面に、Ｎｉを主成分とする金属膜を形成し、６００～１１００℃の温度の熱処理を行い、図示されないオーミック電極を形成する。

次に、炭化珪素半導体基板１０の表面側に、スパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、図１に示されるように、ソース電極８０、ゲートパッド８１、およびゲート配線８２を形成する。ソース電極８０は、オーミック電極７０に、ゲートパッド８１はゲート電極６０に接触する。

最後に、炭化珪素半導体基板１０の裏面に形成されたオーミック電極（図示せず）の表面上に、金属膜であるドレイン電極８３を形成することで、図１～図５に示したＳＪ―ＳｉＣ－ＭＯＳＦＥＴが完成する。

＜動作＞
次に、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００の動作について説明する。以下、半導体材料が４Ｈ型の炭化珪素であるＳＪ―ＳｉＣ－ＭＯＳＦＥＴを例に説明する。パワーデバイスはインバータ等の電力変換機器内で様々な動作をするが、本開示が効果を発揮する動作および状態として、オフ状態、オン状態について説明する。他の動作モードにおいては説明を省く。

＜オフ状態＞
（完全空乏化）
まず、ｎチャネル型のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００に共通の一般的なオフ状態について説明する。オフ状態においてはゲート電圧が閾値以下、一般に０Ｖまたはマイナス数Ｖであり、ｎチャネルが形成されておらず高抵抗状態となっている。インバータではこのオフ状態のときに、素子のドレインに高電圧がかかる。ＳＪ－ＳｉＣ－ＭＯＳＦＥＴの場合、まず、ドレインに正電圧が印加され始めると、ＳＪ領域１００におけるピラー間のｐｎ接合に逆バイアスが印加される。そのため、ＳＪ領域１００の横方向に向かって空乏層が伸びていく。ある電圧を超えるとｎ型のピラー領域２１およびｐ型のピラー領域３０が完全に空乏化する。これにより、ドレイン－ソース間が大幅に高抵抗化し、オフ状態を維持できる。この際、チャージバランスが完全でないとどちらかが完全空乏化しても、もう片方は完全空乏化しないため、電界が余計に生じてしまう。

（アバランシェ）
オフ状態において、さらにドレイン電圧を高めていくと、今度は縦方向の電界が増大していく、設計にもよるが、電界が最大になる箇所は、主にＳＪ領域１００の最下部または最上部のボディ領域３２とＪＦＥＴ領域２２のｐｎ接合に最大の電界がかかる。このときの最大電界がＳｉＣの絶縁破壊電界（３ＭＶ／ｃｍ程度）を超えるとアバランシェ電流による絶縁破壊が生じる。

（最適設計）
このように、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴの設計においてはピラーのチャージバランスの調整が非常に重要なことが判る。このピラーの設計を最適化する方位として、例えばＦｕｊｉｈｉｒａの理論（T.Fujihira"Theory of semiconductor superjunction devices"(Jpn.J.Appl.Phys.,Vol.36(1997),pp6254-6262）が有名である。本開示においても、Ｆｕｊｉｈｉｒａの理論に基づいて最適化されたＳＪ領域の実現を前提とする。

一例として、ＳＪ領域１００の最適設計の結果を示す。ここでは簡略化のため、ｐ型ピラーとｎ型ピラーの幅が等しく、図１７に示すような単純なｐｎダイオード構造とした場合について説明する。

図１７において、ｐ型の不純物を濃度Ｎａで含むアノードＡと、ｎ型の不純物を濃度Ｎｄで含むカソードＫとが、互いのピラー層が交互に入り組むように設けられ、ピラー層の幅の半分がｄとして示されている。なお、ｐ型ピラーおよびｎ型ピラーが形成されている部分をＳＪ層と呼称する。

Ｆｕｊｉｈｉｒａの理論に基づく最適設計を実施した場合、ＳＪ層の特性オン抵抗と、半導体装置の耐圧は以下の数式（１）で決まる。

上記数式（１）において、Ｒ_{ｏｎ．ｓｐ．}は特性オン抵抗、ｄはピラー幅の半分、Ｖ_Ｂは耐圧、μは移動度、ε_ｓは半導体の誘電率、Ｅ_ｃは絶縁破壊電界である。

数式（１）が成り立つ最適設計の条件下において、カソードＫに耐圧Ｖ_Ｂが印加された際の最大電界はちょうど絶縁破壊電界Ｅ_ｃとなるが、その内訳は以下の数式（２）および（３）で示される。

上記数式（２）、（３）において、Ｅ_ｚｍａｘはＳＪ層の中心部における縦方向の最大電界、Ｅ_ｘｍａｘは同じくＳＪ層の中心部における横方向の最大電界である。

図１７に示すｐｎダイオード構造の場合、ｐ型ピラー、およびｎ型ピラーの幅と不純物濃度は等しい。ある電圧までカソード電圧が上昇すると、ｐ型ピラーとｎ型ピラーにそれぞれｐｎ接合面から空乏層が幅ｄだけ広がる。この際、ｎ型ピラーおよびｐ型ピラーは、完全空乏化し、ＳＪ層の中心部では横方向に、ＳＪ層のピラー中心部の上下端部では縦方向にそれぞれ最大電界Ｅ_ｘｍａｘが印加される。絶縁破壊時にはＳＪ層の中心部には、縦方向に最大電界Ｅ_ｚｍａｘ、ＳＪ層のピラー中心部の上下端部には、縦方向にＥ_ｘｍａｘ＋Ｅ_ｚｍａｘの電界がかかり、この値が絶縁破壊電界に達することで、絶縁破壊が生じる。この構造の場合数式（３）に示すように、縦方向と横方向の最大電界を等しく設計することで、耐圧とオン抵抗を最大化できる。

この最適設計におけるｎ型ピラーおよびｐ型ピラーの不純物濃度Ｎは、数式（２）および数式（３）とガウスの法則より、以下の数式（４）で求められる。

上記数式（４）および数式（１）に基づいて、ピラーの繰り返し周期（ピラーピッチ）とオン抵抗、不純物濃度Ｎの関係を計算した結果を図１８に示す。図１８においては、横軸にピラーピッチである４ｄ（μｍ）を示し、左側縦軸には特性オン抵抗Ｒ_{ｏｎ．ｓｐ。}（ｍΩｃｍ^２）を示し、右側縦軸には不純物濃度Ｎ（ｃｍ^－３）を示している。

図１８において、ピラーピッチ－特性オン抵抗特性は、耐圧Ｖ_Ｂが６００Ｖ、１２００Ｖ、３３００Ｖ、６５００Ｖおよび１３０００Ｖの場合についてプロットしている。

図１８より、ピラーピッチ（４ｄ）の縮小に伴い、オン抵抗が低下する傾向であることが判る。また、ピラーピッチ（４ｄ）の縮小に応じて不純物濃度が上昇することも判る。従って、ピラーピッチを縮小し、オン抵抗を低減すると、同時にピラーの充放電に必要な総電荷量も増大する傾向にあると言える。

（耐圧保持時）
次に耐圧保持時、すなわちオフ状態のときに発揮される本開示の製造方法で製造された炭化珪素半導体装置の特徴について説明する。耐圧保持時はＳＪ領域１００のチャージバランス状態が非常に重要なパラメータとなり、本開示の製造方法の効果が最も顕著に表れる。まず、理想的なチャージバランス時の耐圧保持時の電界分布について説明し、その後、チャージバランスが崩れた場合の振る舞いを説明した後、本開示の具体的なフィードフォワード注入の制御方法と効果について説明する。

（理想的な場合）
図１７に示すｐｎダイオード構造の場合、アクセプタ濃度およびドナー濃度が最適に設計され、チャージバランスが成立している場合の耐圧保持時、すなわち、絶縁破壊直前の電圧印加時の状態を図１９に模式的に示す。

図１９においては、ｐ型ピラーおよびｎ型ピラーが完全に空乏化しており、この場合のｎ型ピラーおよびｐ型ピラーのＣ－Ｃ線およびＤ－Ｄ線に沿った電界強度の絶対値を深さ方向（ｚ軸）に対してプロットした電界分布を図２０に示す。なお、図１９においては、アノードＡの表面をｚ＝０とし、ｎ型ピラーの先端をｚ_ｔとし、ｎ型ピラーの基部をｚ_ｂとして表す。

図２０においては、横軸に深さ方向の位置を示し、縦軸に電界強度の絶対値を示している。理想的な状態では、ＳＪ層が完全にチャージバランスされているため、ＳＪ層内の電界分布が均一になり、Ｃ－Ｃ線での電界分布とＤ－Ｄ線での電界分布が線対象な分布となっている。これは巨視的な視点で見た場合に、ドリフト層に空間電荷が存在しないように見える、すなわち絶縁体のように見えることを意味し、この場合のＳＪ層が最大耐圧となる。

（エピ濃度のみがばらついた場合）
次に、図１７に示すｐｎダイオード構造においてｐ型領域のみの不純物濃度がばらついた場合を考える。まず、ｐ型領域が高濃度化した場合、図２１に示すように、Ｃ－Ｃ線での電界分布とＤ－Ｄ線での電界分布が非対称な電界分布となる。このメカニズムとしては、電圧上昇および空乏層拡大に伴い、まず、ｐ型ピラーが完全に空乏化する。その後、残されたｎ型ピラーの空乏化のためには、ｐ型ピラー上部のｐ領域の空乏化が必要となる。そのため新たに空乏化されたｎ型ピラーのドナーイオンが出す電気力線はｐ領域のアクセプタイオンによって終端される。従って、ｚが低い、すなわちｐ領域に近い領域になるにつれて、ＳＪ層の電界が増大する。これは巨視的な視点で見ると、ＳＪ層が、チャージインバランスの分だけ薄いｎ型領域となっていると考えることができる。印加電圧は電界強度をアノードＡからカソードＫまでの経路で積分した値となるため、図２１の電界分布のグラフの面積が、チャージインバランスにより減少した分に比例して、耐圧（絶縁破壊電圧）が低下する。

一方、ｎ型ピラーの不純物濃度が低い場合は、図２２に示されるように、図２１とは反対に、Ｃ－Ｃ線での電界分布とＤ－Ｄ線での電界分布を入れ替えた特性になる。すなわち、巨視的な視点で見ると、ＳＪ層が、チャージインバランスの分だけ薄いｐ型領域となっていると考えることができる。図２２の電界分布のグラフの面積が、チャージインバランスにより減少した分に比例して、耐圧が低下する。

（濃度のみフィードフォワードする場合）
次に、ドリフト層２０のキャリア濃度をイオン注入工程にフィードフォワードする具体的な方法と、その効果について説明する。図２３は、図２の断面において、ＳＪ領域１００のある深さにおける不純物濃度のプロファイルを示す図である。まず、前提としてチャージバランスの度合いを示す量、すなわちチャージバランス量を定義し、その上で、チャージバランス量を一定値に保つ方法を提示する。

図２３において、横軸は図２のｘ軸に対応し、縦軸に不純物濃度をログスケールで示している。図２３においては、ピラー領域３０に対応してｘ軸方向にピラーピッチｄ１の周期でアクセプタイオン濃度Ｎ_Ａ（ｘ）が分布している。なお、ドナー濃度Ｎ_Ｄの分布Ｎ_Ｄ（ｘ）に関してはエピ濃度が均一と仮定するとＮ_Ｄ（ｘ）＝Ｎ_Ｄ＝一定とみなせる。ここで、ＳＪ領域１００中のピラーピッチｄ１あたりの平均ドナー濃度Ｎ_ＤａｖｅはＮ_Ｄａｖｅ＝Ｎ_Ｄ・ｄ１／ｄ１＝Ｎ_Ｄで示される。また、ピラーピッチｄ１あたりの平均アクセプタ数Ｎ_Ａａｖｅは、以下の数式（５）で示される。

以上の値を用いてチャージバランス量αを以下の数式（６）で定義する。

チャージバランス量αは、ピラーピッチｄ１あたりのドナーを正、アクセプタを負とした場合のドナーおよびアクセプタの平均濃度の過不足量を意味している。

α＝０のときＮ_Ｄａｖｅ＝Ｎ_Ａａｖｅとなり、完全にチャージバランスの状態となる。αが正の値の場合はドナー過剰、αが負の値の場合はアクセプタ過剰となる。なお、前述の通りアクセプタおよびドナーの濃度は活性化しているもののみを扱っている。

例えば、中心設計時にα＝０、すなわちＮ_Ｄａｖｅ＝Ｎ_Ａａｖｅ＝Ｎ_ｍｉｄとなるように設計した場合、Ｎ_Ｄａｖｅが設計中心値Ｎ_ｍｉｄより１０％高濃度となった場合は、ドナー総量Ｎ_ＤｔｏｔはＮ_Ｄｔｏｔ＝１．１・Ｎ_ｍｉｄとなり、アクセプタ総量Ｎ_ＡｔｏｔはＮ_Ａｔｏｔ＝Ｎ_ｍｉｄとなるため、これを数式（６）に代入するとα＝（１．１－１）／１．１≒０．０９１となる。

これは完全空乏化時のＳＪ領域１００における一定深さにおける正味の空乏層不純物濃度が＋Ｎ_ｍｉｄ・０．０９１となることを意味する。一般に、αが０に近ければ近いほどＳＪ構造による耐圧向上の効果が大きいが、ＳＪ構造でない構造、すなわちＮ_Ａｔｏｔ＝０とした場合でα＝１となるため、これよりもαの絶対値が小さい、すなわち｜α｜＜１となるように設計すれば、ＳＪ構造による深さ方向の電界分布のフラット化、すなわち巨視的な視点でのドリフト層の中性化に起因する耐圧向上の効果を得ることができる。

本開示では、ウエハ面内平均のドリフト層２０の濃度をＣＶ測定等の評価工程を実施することにより、既知の濃度としている。そのため数式（６）におけるウエハ面内の平均ドナー濃度Ｎ_Ｄａｖｅは既知となる。

まず、ウエハ面内での平均のドナー濃度Ｎ_Ｄａｖｅのばらつきは簡略化のため無視する。この場合、アクセプタイオンを注入する注入マスクの仕上がりの開口幅をＬｐとし、注入マスクの仕上がりの開口幅Ｌｐと同一幅のピラー領域３０が形成されるものとする。この場合、ウエハ面内の平均ドナー濃度が±β％ばらつくと、平均ドナー濃度Ｎ_Ｄａｖｅは設計中心値よりも±β％ずれることになる。ここで、βは５０以下の正の実数である。そのためドナー総量Ｎ_Ｄｔｏｔの変化量をアクセプタドーズ量Ｄ_ａをフィードフォワードにより±β％変化させることで、チャージバランス量αを変化させずにＳＪ領域１００を仕上げることができ、本開示による効果を十分に享受できる。

より単純な方法で本開示の効果を享受する場合、フィードフォワードで実施するドーズ量の条件を、事前に用意した規定の値をドリフト層２０の不純物濃度に応じて選択することができる。例えば、設計中心となるドナー濃度Ｎ_Ｄに対して、ドナー濃度が±β％ばらつくプロセスを仮定する。ここで、βは例えば３０とする。アクセプタドーズ量Ｄ_ａをドナー濃度Ｎ_Ｄが設計中心より大きい場合と、小さい場合に場合分けし、大きい場合には（＋β／２）％、小さい場合には（－β／２）％となるように決定することができる。この場合、フィードフォワード注入を実施しない場合と比較して、チャージバランス量のばらつきを半分にできる。同様に、アクセプタドーズ量を、ドナー濃度Ｎ_Ｄの値が設計中心に対して±β％の範囲でｎ個の領域に場合分けし、領域ごとに代表値を用意することもできる。この場合、チャージバランス量のばらつきを１／ｎにできる。

（開口幅もフィードフォワードする場合）
次に、アクセプタイオンを注入する注入マスクを形成するレジストの開口幅Ｌｐもフィードフォワードする場合を考える。ドナー濃度Ｎ_Ｄが設計中心に対して±β％、レジストの開口幅Ｌｐが設計中心に対して±γ％ずれたものとする。ここで、γは３０以下の正の実数である。簡略化のため±βをβ１とし、±γをγ１とする。なお、βおよびγは絶対値３０以下の実数とする。フィードフォワードを実施しなかった場合、アクセプタ総量Ｎ_Ａｔｏｔは、設計中心をＮ_{Ａｔｏｔ０}として以下の数式（７）で表される。

ここで、設計中心のチャージバランス量α_０は、ドナー総量Ｎ_Ｄｔｏｔの設計中心をＮ_{Ｄｔｏｔ０}として以下の数式（８）で表される。

ここで、レジストの開口幅Ｌｐと、ドナー濃度Ｎ_Ｄのばらつきをフィードフォワードする場合、アクセプタドーズ量Ｄ_ａは設計中心Ｄ_ａ０に対して以下の数式（９）で表されるように変化させた値に設定する。

この場合、１ピラーピッチあたりのアクセプタ総量Ｎ_{Ａｔｏｔ１}は、フィードフォワードしなかった場合のアクセプタ総量Ｎ_Ａｔｏｔを表す数式（９）の係数倍されるので、以下の数式（１０）で表される。

従って、数式（１０）のフィードフォワード注入をした場合のチャージバランス量αは以下の数式（１１）で表される。

上記数式（１１）より、数式（９）に示すフィードフォワード注入を行うことにより、ドリフト層２０のばらつきによる係数、レジストの開口幅のばらつきによる係数を相殺でき、設計中心のチャージバランス量α_０を保つことができ、本開示の効果を十分に享受できる。

以上説明したように、レジストの開口幅も含めて、フィードフォワード注入を実行する場合、キャリア濃度のみをフィードフォワードする場合と同様に、事前に用意した規定の条件のセットの中から選択することで工程を簡略化することができる。この場合、エピ濃度のばらつき±β％、レジスト開口幅のばらつき±γ％に対し、一定の管理幅を設け、βおよびγのそれぞれを管理幅内で有限個の区間に分割してマトリックスを形成し、それに対する注入量のテーブルデータを形成することができる。

このテーブルデータの一例を図２４に示す。図２４においては、レジスト開口幅のばらつきγを、－１５％～－５％、－５％～＋５％、＋５％～＋１５％の範囲に分割し、エピ濃度のばらつきβを、－２０％～－８％、－８％～＋８％、＋８％～＋２０％の範囲に分割した例を示している。そして、設計中心のレジスト開口幅をｘ１とし、設計中心のドーズ量をＤｒｅｆとして、レジスト開口幅のそれぞれのばらつき範囲と、エピ濃度のそれぞれのばらつき範囲に対して、予め用意した規定の値を設定している。

例えば、エピ濃度だけが－２０％～－８％の範囲でばらつく場合は、ドーズ量を－１４％とし、エピ濃度が＋８％～＋２０％の範囲でばらつき、レジスト開口幅が＋５％～＋１５％の範囲でばらつく場合は、ドーズ量をＤｒｅｆ・１．１４／１．１とする。

フィードフォワード注入するドーズ量は、数式（９）に示すように、エピ濃度のばらつきに対しては正の相関を、レジスト開口幅のばらつきに対して負の相関を有するように設定することができる。

最後に、ドリフト層２０の膜厚をアクセプタ注入量および注入エネルギーにフィードフォワードする方法について説明する。基本的な考え方としては、注入回数を一定として、膜厚の増減分に応じて、注入エネルギーのピークの間隔を増減させる。概要を図２５に示す。

図２５は、横軸に深さあたりの注入された不純物濃度をログスケールで示し、縦軸に基板表面からの深さをリニアスケールで示した注入プロファイルである。まず、マルチエピ構造において、２回目以降のエピ成長を行った際に生じるウエハ面内の平均膜厚のばらつきを注入エネルギーにフィードフォワードする例について説明する。

具体的には、平均膜厚が±δ％ばらついた場合、例えば多段階注入における各段階の注入エネルギーをｎ段目を代表として±δ％変化させる。この際、ｎ段目の注入におけるピーク濃度のエピタキシャル層表面からの設計中心の注入深さをｔ_ａｎとし、各エピ層の設計中心の膜厚をＬ_ｍｅｐｉとする。図２５では、ｋ回目に形成されたエピ層が設計中心で仕上がっている場合を示し、ｋ＋１回目に形成されたエピ層の平均膜厚が＋δ％で仕上がった場合を示している。

このようなフィードフォワードを実施することにより、注入エネルギーは注入深さに比例するため、図２５に示すように、アクセプタの多段階注入のピーク位置の分布を均等に拡大、縮小することが可能になり、チャージインバランスの深さ方向ばらつきを抑制することができる。

具体的には、注入ピークの間隔すなわちｎ段目とｎ＋１段目の注入深さの差ｔ_ａｎ＋１－ｔ_ａｎを膜厚のばらつきに比例して±δ％変化させることで、各段の注入深さを均一に増減させることができる。なお、簡略化のため本明細書では注入深さｔ_ａｎと注入エネルギーＥ_ａｎが比例するものとしているが、例えばエピタキシャル層表面の濃度を高めるなどの目的でＳｉＯ_２等のスルー膜越しに注入する方法などを用いた場合、注入エネルギーＥ_ａｎをスルー膜の通過に必要なエネルギーＥ_０とし、エネルギーＥ_０を注入エネルギーＥ_ａｎから差し引いた、ＳｉＣへ注入される正味のエネルギーＥ_ａｎ’に対して±δ％変化させるように制御する。

以上説明したように、ドリフト層２０の膜厚をピラー領域３０形成の多段階注入工程における注入エネルギーの決定にフィードフォワードした場合には、注入ドーズ量を変化させない場合はアクセプタイオンの注入により形成される分布のピークの膜厚に対する濃度が、膜厚のばらつきδ％に反比例して、増減する。すなわち、例えば膜厚がδ％増加した場合、多段階注入のエネルギー間隔を広げる必要があり、それによりピラー領域３０の平均アクセプタ濃度がδ％低下する。従って、膜厚に基づいて注入エネルギーにフィードフォワードする場合は、エピ濃度に対するフィードフォワードとは別に、多段階注入プロファイルの粗密化に対応したドーズ量のフィードフォワードを行うことが望ましい。

具体的には、膜厚がδ％増減した場合、上述の通りの方法で注入エネルギーを設定した後、注入ドーズ量Ｄ_ａを設計中心Ｄ_ａ０に対し、Ｄ_ａ０／（１±δ／１００）変化させれば、所望のアクセプタ濃度を実現でき、チャージバランス量を最適に保つことができる。

以上説明した実施の形態１での膜厚のフィードフォワード方法については２回目以降のエピ成長について述べているが、１回目のエピ成長に適用することもできる。１回目のエピ成長の場合、前回のエピ成長で形成されたピラー領域３０がないため、前述のような効果は享受できない。一方で、ピラー領域３０の下端と炭化珪素半導体基板１０までの距離が膜厚によって変化することを緩和できるため、電界分布を緩和でき、耐圧向上に一定の効果を得ることができる。

＜オン状態＞
ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００のオン状態について、図２を用いて説明する。ゲート電圧として閾値以上の正電圧、例えば１５Ｖ程度の電圧が印加されると、ゲート絶縁膜５０の直下のチャネル領域、すなわち、ｎ型のピラー領域２１とソース領域２３に挟まれたボディ領域３２とゲート絶縁膜５０の界面に、ｎ型の反転層チャネルが誘起される。これにより、ソース領域２３とＪＦＥＴ領域２２が低抵抗で接続された結果、ドレイン電極８３とソース電極８０が低抵抗で接続されるオン状態となる。

ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００のオン抵抗は、以下の数式（１２）で表される。

上記数式（１２）において、オン抵抗をＲ_{ｏｎ．ｓｐ．}とすると、基板抵抗Ｒ_ＳＵＢ、ドリフト層２０およびピラー領域２１の抵抗Ｒ_{ｄｒｉｆｔＳＪ}、ＪＦＥＴ領域２２の抵抗Ｒ_ＪＦＥＴおよびチャネル抵抗Ｒ_ｃｈの合計でオン抵抗をＲ_{ｏｎ．ｓｐ．}が決まる。このうち、本開示の効果が最も得られる成分が抵抗Ｒ_{ｄｒｉｆｔＳＪ}となる。

（従来のＳＪＭＯＳＦＥＴとの比較）
従来のＳＪ－ＳｉＣ－ＭＯＳＦＥＴとの比較を考える。従来のマルチエピ方式のＳＪ－ＳｉＣ－ＭＯＳＦＥＴの場合、エピ濃度がばらついた場合もピラー領域２１の不純物濃度はそのままであるため、エピ濃度のばらつきに応じて、チャージインバランスが生じ、耐圧が低下する。そのため、耐圧低下を見越して、ドリフト層の膜厚を増加させ、耐圧を確保しなければならない。その結果、膜厚の増加分に反比例して、ドリフト層抵抗が増大する。特にエピ濃度が低い方にばらついた場合は、それに加えて、キャリア濃度の低下分に反比例して、ドリフト層抵抗が増大し、オン状態における導通損失が顕著に増大してしまう。

一方、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ１０００では、ドリフト層２０の膜厚およびエピ濃度、注入レジスト開口幅をフィードフォワードした条件でアクセプタイオン注入を行うことができるので、エピ濃度、注入レジスト開口幅、膜厚のばらつきに起因するチャージインバランスを大幅に抑えることができ、耐圧のばらつきを格段に抑えることが可能となる。従って、従来のＳＪ－ＳｉＣ－ＭＯＳＦＥＴと比較して、ドリフト層の膜厚を低減しても、耐圧を保つことができ、ドリフト層の膜厚低下に比例してオン抵抗を低減することができる。このため、オン抵抗を増大させずに、耐圧を増大できる効果が得られる。

以上説明した実施の形態１では、ドリフト層２０の不純物濃度のばらつきを測定し、原理的にばらつきの少ないイオン注入工程のドーズ量にフィードフォワードすることを主眼としており、さらに、注入レジスト開口幅の測定により実効的にドリフト層２０中に注入されるイオンの量もフィードフォワードする。また、エピタキシャル層の膜厚のばらつきも測定し、イオン注入エネルギー、ドーズ量にフィードフォワードすることで、本開示の効果をさらに高めることができる。一方で、これらのイオン注入エネルギーおよびドーズ量へのフィードフォワードは、必ずしも全てのパラメータに対し同時に適用する必要はなく、エピ濃度に対するフィードフォワードのみとすることもでき、レジスト開口幅に対するフィードフォワードのみとすることもでき、膜厚に対するフィードフォワードのみとすることもでき、これらの中から幾つかを組み合わせることもできる。その場合、本開示の効果を一定程度享受しつつ、工程数簡略化による、生産負荷の低減が実現できる。

なお、本開示の効果を最大に享受するためには、数式（６）で定義されるチャージバランス量αを、ドリフト層２０の不純物濃度ばらつき、注入マスクの仕上がりばらつきおよびマルチエピ層の膜厚のばらつきによらず、絶対値が１より小さい設計中心値α_０を保つように、フィードフォワードを実行し、注入量と注入エネルギーを決定することが望ましい。

しかし、最低限の効果を得るためには、チャージバランス量αのバラつきを、主たるばらつき要因であるドリフト層２０の不純物濃度のウエハ面内平均のウエハごとのばらつき以下にする。これにより、ドリフト層２０の不純物濃度のばらつきによるチャージバランス量αのばらつきに起因する耐圧低下をフィードフォワードなしの場合より低減でき、本開示の効果を最低限享受できる。

＜実施の形態２＞
図２６は、図１に示した平面図から、ソース電極８０、ゲートパッド８１およびゲート配線８２を削除した状態の実施の形態２に係るＳＪ－ＳｉＣ－ＭＯＳＦＥＴ２０００の平面図である。

本実施の形態２においてはピラー領域３０の注入条件と同じ条件で外周部の耐圧終端構造を形成することを特徴としている。

まず、ＳｉＣのパワーデバイスに用いられる耐圧終端構造であるガードリング（ＧＲ）およびそれらを複数組み合わせて形成される電界緩和リング（Field Limiting Ring：ＦＬＲ）の構造について説明する。

図２６は、活性領域ＡＲと、その外周に設けられた終端領域ＴＥＲを示しており、活性領域ＡＲには、ボディ領域３２、ゲート絶縁膜５０、ゲート電極６０およびボディコンタクト領域３３が示されており、終端領域ＴＥＲにはＦＬＲ領域４００が示されている。なお、これらは一般的なトレンチ型のＭＯＳＦＥＴの平面図であり、説明は省略する。

また、ＦＬＲ領域４００には複数のＧＲ３７が同心状に設けられている。図２６に示すＧＲ３７はボディ領域３２よりも不純物濃度の低いｐ型の領域であり、ＦＬＲ領域４００において互いに間隔を開けて形成されている。ＦＬＲ領域４００では、ＧＲ３７が占有する面積率が外周方向に向かうにつれて低下するように設けられている点が特徴である。

このように配置された複数のＧＲ３７でＦＬＲ構造が形成される。ＦＬＲ構造は、巨視的な視点で見て、外周方向へ向かうほどｐ型の不純物領域の平均的な不純物濃度が低下するような構造となっており、電界が集中する終端領域ＴＥＲにおいて、電界分布をなだらかにし、少ない終端領域幅で耐圧を保つ効果がある。

一方で、ＦＬＲの設計においてもエピ濃度がばらつくと、巨視的な視点で見た場合の終端領域ＴＥＲの不純物濃度の分布が変化する。例えばエピ濃度が高濃度になった場合、ＦＬＲの外側の領域でのｎ型不純物の割合が高くなるため、電界強度が最大となる位置が、チップ中心側にシフトする、また、逆にエピ濃度が低くなった場合、電界強度最大の点はチップ外周側にシフトする。これらを考慮し、エピ濃度のばらつきがない場合と比較して、ＦＬＲ幅を広く設計することが一般的である。

本実施の形態２では、このＦＬＲの製造工程をピラー領域３０と同じ工程で形成する。すなわち、エピ濃度、エピ層の膜厚の情報をＧＲ３７の注入工程にフィードフォワードすることで、終端領域ＴＥＲにおいてもエピ濃度のばらつきを最小限に抑えることができ、活性領域ＡＲの耐圧向上に加えて、終端領域ＴＥＲのＦＬＲ領域４００の幅を小さくでき、チップコストを抑える効果を享受することができる。

これは、ＦＬＲ領域４００における電界緩和のメカニズムが、ピラー領域３０と同様にドリフト層２０の不純物濃度と注入領域の相対関係に強く依存するためである。また、ＦＬＲ領域４００を作成する工程と、ピラー領域３０を形成する工程を共通化でき、工程数を削減し、プロセスコストを抑えることができる。

図２６に示すＢ－Ｂ線、すなわち図１に示すＢ－Ｂ線での矢示断面図を図２７に示す。基本的には、活性領域ＡＲについては図２に示したユニットセルが周期的に繰り返された構造となっている。活性領域ＡＲとＦＬＲ領域４００との中間の外周領域５００においては、ボディ領域３２が延在して形成され、外周領域５００におけるゲート電極６０および、その上部のゲート配線８２をドリフト層２０の電界から保護している。

また、多結晶シリコンで構成されたゲート電極６０の下部にはフィールド絶縁膜５２が設けられている。外周領域５００における大きな面積のゲート電極６０の下部に、薄いゲート絶縁膜だけを設けると、スイッチング動作時のドレイン電圧の変動でゲート絶縁膜に電界ストレスがかかる場合があるので、ゲート絶縁膜と併せて厚いフィールド絶縁膜５２を設けることで信頼性を高めている。

また、外周領域５００の下部には、活性領域ＡＲと同様の周期でピラー領域３０とピラー領域２１が設けられＳＪ領域１００を構成しており、縦方向における電界分布、耐圧確保を実現する。

ＦＬＲ領域４００には、ピラー領域３０の形成に使用するのと同じ注入マスク、同じ注入工程で形成される複数のＧＲ３７が、外側に向かうにつれて配置間隔が広くなるように形成されている。

＜実施の形態３＞
実施の形態１および実施の形態２では、トレンチ型のＭＯＳＦＥＴについて説明したが、本開示の製造方法はプレーナ型のＭＯＳＦＥＴに対しても適用できる。

図２８は、実施の形態３のプレーナ型のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ３０００のユニットセルの構成を示す断面図である。図２８に示すように、ＳＪ－ＳｉＣ－ＭＯＳＦＥＴ３０００は、ｎ型の炭化珪素半導体基板１０の第１の主面上にｎ型のドリフト層２０が設けられている。ドリフト層２０中にはイオン注入法と活性化アニールにより形成されたｐ型のピラー領域３０が設けられている。また、ドリフト層２０中のピラー領域３０を形成されていないｎ型の領域をピラー領域２１と呼称する。

図２８に示されるように、ピラー領域２１とピラー領域３０とが、紙面横方向、すなわちゲート電極６０の配列方向（ｘ方向）に、繰り返して配列された領域をＳＪ領域１００と呼称することは実施の形態１と同じである。このＳＪ領域１００において、ピラー領域２１およびピラー領域３０は、平面視で紙面奥行き方向、すなわちゲート電極６０の延在方向（ｙ方向）に沿って形成されており、平面視形状がストライプ状に形成されている。

また、ＳＪ領域１００より上側の領域をＭＯＳＦＥＴ領域２００と呼称し、ピラー領域３０はＭＯＳＦＥＴ領域２００中のｐ型の不純物領域に接続される。

ＭＯＳＦＥＴ領域２００においては、ドリフト層２０の上層部にｐ型のボディ領域３２が選択的に設けられ、ボディ領域３の表面内にはｎ型のソース領域２３が設けられている。ソース領域２３およびボディ領域３２の内部にはｐ型のボディコンタクト領域３３が設けられている。ボディコンタクト領域３３は、ソース領域２３は貫通するが、ボディ領域３２は貫通しないように設けられている。

ドリフト層２０の上には、隣り合うソース領域２３間に渡るように、酸化シリコンなどで構成されるゲート絶縁膜５０が設けられ、ゲート絶縁膜５０上に多結晶シリコンなどで構成されたゲート電極６０が設けられている。ゲート電極６０は、酸化シリコンで構成される層間絶縁膜５１によってそれぞれ覆われている。

ボディコンタクト領域３３の上部には、オーミック電極７０が設けられ、オーミック電極７０は、層間絶縁膜５１の間に設けられた開口部を介してソース電極８０に接続されている。

ゲート絶縁膜５０の下部であって、隣り合うボディ領域３２の間のｎ型領域が、ＪＦＥＴ領域２２となる。ＪＦＥＴ領域２２の不純物濃度は、ＳＪ領域１００とは異なり、チャージバランスは要求されないため、ピラー領域２１より高くして、ＪＦＥＴ抵抗を低減することができる。

プレーナ型のＭＯＳＦＥＴを採用した場合、トレンチエッチング工程およびトレンチ下部の電界保護領域３１の形成工程を省略でき工程数を削減できる。ＳＪ領域１００の形成工程は実施の形態１と基本的に変わらない。また、追加の構成要素としては、隣り合うボディ領域３２の間に形成されるＪＦＥＴ領域２２がある。

ＪＦＥＴ領域２２は、エピタキシャル工程またはイオン注入工程により、ドリフト層２０およびピラー領域２１より不純物濃度を高くすることで、オン抵抗をさらに低くできる。一方、清掃工程を削減するため、ドリフト層２０またはピラー領域２１と同じ不純物濃度とすることもできる。

なお、ピラー領域３０は、周期的に繰り返して配置されるボディ領域３２の中心の下部に設けることが望ましい。オン状態における電流経路、すなわち、ドレイン電極８３から炭化珪素半導体基板１０、ドリフト層２０、ピラー領域２１、ＪＦＥＴ領域２２およびソース領域２３を経てソース電極８０に流れる主電流の経路を阻害しにくく、ＳＪ構造による効果を最大限享受できる。

＜変形例＞
実施の形態３の変形例として、プレーナ型のＳＪ－ＳｉＣ－ＭＯＳＦＥＴ３０００においても、実施の形態２と同様に、ピラー領域３０の注入条件と同じ条件で外周部の耐圧終端構造を形成することができる。

実施の形態２の図２７に対応する断面図を図２９に示す。基本的には、活性領域ＡＲについては図２８に示したユニットセルが周期的に繰り返された構造となっている。活性領域ＡＲとＦＬＲ領域４００との中間の外周領域５００においては、ボディ領域３２が延在して形成され、外周領域５００におけるゲート電極６０および、その上部のゲート配線８２をドリフト層２０の電界から保護している。

ＦＬＲ領域４００には、ピラー領域３０の形成に使用するのと同じ注入マスク、同じ注入工程で形成される複数のＧＲ３７が、外側に向かうにつれて配置間隔が広くなるように形成されている。

ＦＬＲの製造工程をピラー領域３０と同じ工程で形成することで、エピ濃度、エピ層の膜厚の情報をＧＲ３７の注入工程にフィードフォワードし、終端領域ＴＥＲにおいてもエピ濃度のばらつきを最小限に抑えることができる。これにより活性領域ＡＲのチャージインバランス最適化の効果を享受しつつ、終端領域ＴＥＲの電界分布のばらつきを低減してＦＬＲ領域４００幅を縮小できる効果を享受できる。なお外周領域５００の下部には活性領域ＡＲ下部と同様にＳＪ領域１００を形成する。

なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

以上説明した本開示を付記としてまとめて記載する。

（付記１）
（ａ）第１導電型の炭化珪素半導体基板上にエピタキシャル成長により第１導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層の不純物濃度を測定する工程と、
（ｃ）前記ドリフト層上に周期的に設けられた複数の第１の開口部を有するイオン注入マスクを形成する工程と、
（ｄ）前記複数の第１の開口部を介して第２導電型の不純物イオンを注入して、前記ドリフト層中に第２導電型の第２のピラー領域を複数形成し、前記第２のピラー領域の間の前記ドリフト層を第１導電型の第１のピラー領域とする工程と、
（ｅ）前記ドリフト層上にエピタキシャル成長により第１導電型のエピタキシャル層を形成する工程と、
（ｆ）エピタキシャル層中にトランジスタのユニットセルを複数形成する工程と、を備え、
前記工程（ｄ）は、前記工程（ｂ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入量をフィードフォワード制御する工程を含む、炭化珪素半導体装置の製造方法。

（付記２）
前記工程（ｂ）と前記工程（ｃ）との間に、
（ｇ）前記ドリフト層の膜厚を測定する工程をさらに備え、
前記工程（ｄ）は、
前記工程（ｇ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入エネルギーをフィードフォワード制御する工程をさらに含む、付記１記載の炭化珪素半導体装置の製造方法。

（付記３）
（ａ）第１導電型の炭化珪素半導体基板上にエピタキシャル成長により第１導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層の膜厚を測定する工程と、
（ｃ）前記ドリフト層上に周期的に設けられた複数の第１の開口部を有するイオン注入マスクを形成する工程と、
（ｄ）前記複数の第１の開口部を介して第２導電型の不純物イオンを注入して、前記ドリフト層中に第２導電型の第２のピラー領域を複数形成し、前記第２のピラー領域の間の前記ドリフト層を第１導電型の第１のピラー領域とする工程と、
（ｅ）前記ドリフト層上にエピタキシャル成長により第１導電型のエピタキシャル層を形成する工程と、
（ｆ）エピタキシャル層中にトランジスタのユニットセルを複数形成する工程と、を備え、
前記工程（ｄ）は、前記工程（ｂ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入エネルギーをフィードフォワード制御する工程を含む、炭化珪素半導体装置の製造方法。

（付記４）
前記工程（ｂ）と前記工程（ｃ）との間に、
（ｇ）前記ドリフト層の不純物濃度を測定する工程をさらに備え、
前記工程（ｄ）は、
前記工程（ｇ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入量をフィードフォワード制御する工程をさらに含む、付記３記載の炭化珪素半導体装置の製造方法。

（付記５）
前記工程（ｃ）と前記工程（ｄ）との間に、
（ｈ）前記イオン注入マスクの前記複数の第１の開口部の平均開口幅を測定する工程をさらに備え、
前記工程（ｄ）は、
前記工程（ｈ）での測定結果と負の相関を持つように前記イオン注入量をフィードフォワード制御する工程をさらに含む、付記１または付記４記載の炭化珪素半導体装置の製造方法。

（付記６）
前記工程（ｄ）は、前記ドリフト層の前記不純物濃度のばらつきの幅に対して、少なくとも２水準の注入条件を設定して前記不純物イオンをイオン注入する、付記１または付記４記載の炭化珪素半導体装置の製造方法。

（付記７）
前記工程（ｃ）は、
前記炭化珪素半導体基板の外周部に複数のガードリングを形成するための複数の第２の開口部を有するように前記イオン注入マスクを形成し、
前記工程（ｄ）は、
前記複数の第２の開口部を介して第２導電型の前記不純物イオンを注入し、前記外周部において、前記第２のピラー領域と同じ注入プロファイルで前記複数のガードリングを形成する、付記１または付記３記載の炭化珪素半導体装置の製造方法。

（付記８）
前記トランジスタは、
エピタキシャル層中に設けられたトレンチゲートを有するトレンチ型のトランジスタであって、
前記工程（ｆ）は、
前記トレンチゲートの底部に前記第２のピラー領域よりも高濃度の第２導電型の電界保護領域を形成する工程を有し、
前記電界保護領域が前記第２のピラー領域と接続されている、付記１または付記３記載の炭化珪素半導体装置の製造方法。

（付記９）
前記トランジスタは、
エピタキシャル層上に設けられたゲートを有するプレーナ型のトランジスタであって、
前記工程（ｆ）は、
前記エピタキシャル層の上層部に前記第２のピラー領域よりも高濃度の第２導電型のボディ領域を形成する工程を有し、
前記ボディ領域が前記第２のピラー領域と接続されている、付記１または付記３記載の炭化珪素半導体装置の製造方法。

１０ 炭化珪素半導体基板、２０ ドリフト層、２１，３０ ピラー領域、３１ 電界保護領域、３２ ボディ領域、３７ ガードリング。

Claims (9)

1. （ａ）第１導電型の炭化珪素半導体基板上にエピタキシャル成長により第１導電型のドリフト層を形成する工程と、
   （ｂ）前記ドリフト層の不純物濃度を測定する工程と、
   （ｃ）前記ドリフト層上に周期的に設けられた複数の第１の開口部を有するイオン注入マスクを形成する工程と、
   （ｄ）前記複数の第１の開口部を介して第２導電型の不純物イオンを注入して、前記ドリフト層中に第２導電型の第２のピラー領域を複数形成し、前記第２のピラー領域の間の前記ドリフト層を第１導電型の第１のピラー領域とする工程と、
   （ｅ）前記ドリフト層上にエピタキシャル成長により第１導電型のエピタキシャル層を形成する工程と、
   （ｆ）エピタキシャル層中にトランジスタのユニットセルを複数形成する工程と、を備え、
   前記工程（ｄ）は、前記工程（ｂ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入量をフィードフォワード制御する工程を含む、炭化珪素半導体装置の製造方法。
2. 前記工程（ｂ）と前記工程（ｃ）との間に、
   （ｇ）前記ドリフト層の膜厚を測定する工程をさらに備え、
   前記工程（ｄ）は、
   前記工程（ｇ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入エネルギーをフィードフォワード制御する工程をさらに含む、請求項１記載の炭化珪素半導体装置の製造方法。
3. （ａ）第１導電型の炭化珪素半導体基板上にエピタキシャル成長により第１導電型のドリフト層を形成する工程と、
   （ｂ）前記ドリフト層の膜厚を測定する工程と、
   （ｃ）前記ドリフト層上に周期的に設けられた複数の第１の開口部を有するイオン注入マスクを形成する工程と、
   （ｄ）前記複数の第１の開口部を介して第２導電型の不純物イオンを注入して、前記ドリフト層中に第２導電型の第２のピラー領域を複数形成し、前記第２のピラー領域の間の前記ドリフト層を第１導電型の第１のピラー領域とする工程と、
   （ｅ）前記ドリフト層上にエピタキシャル成長により第１導電型のエピタキシャル層を形成する工程と、
   （ｆ）エピタキシャル層中にトランジスタのユニットセルを複数形成する工程と、を備え、
   前記工程（ｄ）は、前記工程（ｂ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入エネルギーをフィードフォワード制御する工程を含む、炭化珪素半導体装置の製造方法。
4. 前記工程（ｂ）と前記工程（ｃ）との間に、
   （ｇ）前記ドリフト層の不純物濃度を測定する工程をさらに備え、
   前記工程（ｄ）は、
   前記工程（ｇ）での測定結果と正の相関を持つように前記不純物イオンのイオン注入量をフィードフォワード制御する工程をさらに含む、請求項３記載の炭化珪素半導体装置の製造方法。
5. 前記工程（ｃ）と前記工程（ｄ）との間に、
   （ｈ）前記イオン注入マスクの前記複数の第１の開口部の平均開口幅を測定する工程をさらに備え、
   前記工程（ｄ）は、
   前記工程（ｈ）での測定結果と負の相関を持つように前記イオン注入量をフィードフォワード制御する工程をさらに含む、請求項１または請求項４記載の炭化珪素半導体装置の製造方法。
6. 前記工程（ｄ）は、前記ドリフト層の前記不純物濃度のばらつきの幅に対して、少なくとも２水準の注入条件を設定して前記不純物イオンをイオン注入する、請求項１または請求項４記載の炭化珪素半導体装置の製造方法。
7. 前記工程（ｃ）は、
   前記炭化珪素半導体基板の外周部に複数のガードリングを形成するための複数の第２の開口部を有するように前記イオン注入マスクを形成し、
   前記工程（ｄ）は、
   前記複数の第２の開口部を介して第２導電型の前記不純物イオンを注入し、前記外周部において、前記第２のピラー領域と同じ注入プロファイルで前記複数のガードリングを形成する、請求項１または請求項３記載の炭化珪素半導体装置の製造方法。
8. 前記トランジスタは、
   エピタキシャル層中に設けられたトレンチゲートを有するトレンチ型のトランジスタであって、
   前記工程（ｆ）は、
   前記トレンチゲートの底部に前記第２のピラー領域よりも高濃度の第２導電型の電界保護領域を形成する工程を有し、
   前記電界保護領域が前記第２のピラー領域と接続されている、請求項１または請求項３記載の炭化珪素半導体装置の製造方法。
9. 前記トランジスタは、
   エピタキシャル層上に設けられたゲートを有するプレーナ型のトランジスタであって、
   前記工程（ｆ）は、
   前記エピタキシャル層の上層部に前記第２のピラー領域よりも高濃度の第２導電型のボディ領域を形成する工程を有し、
   前記ボディ領域が前記第２のピラー領域と接続されている、請求項１または請求項３記載の炭化珪素半導体装置の製造方法。

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