KR20010067188A - 적층 인덕터 어레이 - Google Patents

Abstract

본 발명의 적층 인덕터 어레이에서는 네 개의 나선형 인덕터가 적층체의 내부에서 적층체의 왼쪽 단면으로부터 오른쪽 단면까지 정렬된다. 또한, 나선형 인덕터의 어레이 방향에서 적층체의 왼쪽 단면에 근접하게 배치된 인덕터의 코일 도체의 수와 상술한 적층체의 오른쪽 단면에 근접하게 배치된 인덕터의 코일 도체의 수가 동일하다.

Description

적층 인덕터 어레이{Laminated inductor array}

본 발명은 복수의 인덕터를 포함하는 적층 인덕터 어레이에 관한 것이다.

지금까지, 도 9에 도시된 형태의 적층 인덕터 어레이가 알려져 왔다. 적층 인덕터 어레이 1은 코일 도체 3a - 6e가 그 표면상에 제공되어 있는 자성 시트 2 등을 포함한다. 코일 도체 3a - 3e는 자성시트 12에 제공된 비아홀 12를 통하여 전기적으로 직렬연결되어 나선형 인덕터 L1을 구성한다. 마찬가지로. 코일 도체 4a - 4e, 5a - 5e 및 6a - 6e는 자성시트 12에 제공된 비아홀 12를 통하여 전기적으로 직렬연결되어 각각 나선형 인덕터 L2, L3, L4를 구성한다.

각 자성시트 2는 도 9에 도시된 바와 같이 한 시트가 다른 시트 위에 순서대로 놓여지고, 사전에 제공된 어떠한 도체도 포함하지 않는, 덮개로써의 자성시트(도시되어 있지 않음)가 상술한 적층물 표면의 윗면 및 바닥면에 배치된 후에, 그것은 일체로 소결되어 도 10에 도시된 바와 같은 적층체(laminated body) 15로 만들어 진다. 적층체 15의 양측면상에 인덕터 L1 - L4의 외부전극 21a - 24a 및 21b - 24b가 각각 제공된다.

상술한 구조의 적층 인덕터 어레이 1에 있어서, 작은 크기의 인덕터 어레이를 만들기 위해, 인덕터 L1 - L4가 적층체 15의 내부에서 서로 근접하게 배치될 때, 각 인덕터 L1 - L4의 자기회로(magnetic path)의 독립성이 방해받고, 인덕터들 L1 - L4간의 상호 자기결합이 너무 커서 그 결합을 무시할 수 없게 된다. 결과적으로, 적층체 15 내부의 각 인덕터 L1 - L4는 서로 다른 인덕턴스 값을 나타내게 된다.

일반적으로, 상술한 적층체 15의 왼쪽 및 오른쪽 단면에 근접하게 위치한 나선형 인덕터 L1 및 L4는, 자기회로가 각 양단면측에서 작아지기 때문에, 보다 작은 인덕턴스를 가진다. 특히, 나선형 인덕터 L4에서와 같이, 도 11의 왼쪽에 있는 코일 도체 6b, 6c, 6d의 수가 3개이고, 도 11의 오른쪽에 있는 코일 도체 6a, 6b, 6d, 6e의 수가 4개일 때, 코일 도체의 수가 많은 적층체 15의 단면측에서는 인덕턴스 값이 후술하는 바와 같이 더욱 작아지고, 인덕턴스 값이 인덕터 L1과 L4간에 상이하게 된다. 즉, 각 인덕터 L1 - L4에서 코일 도체의 수가 많을수록 포텐셜(potential) 인덕턴스가 커지고, 그로 인해 인덕터 L4에서와 같이 많은 수의 코일 도체의 자기회로의 유효영역이 작아질 때, 인덕턴스가 더욱 감소된다.

따라서, 본 발명의 목적은, 적층체에 제공된 복수의 인덕터를 포함하고 그 인덕턴스 값에서의 변동이 좁은 범위에서 나타나는 적층 인덕터 어레이를 제공하는 것이다.

도 1은 본 발명에 따른 적층 인덕터 어레이의 제 1 구현예의 구조를 보여주는 분해사시도이다.

도 2는 도 1에 도시한 적층 인덕터 어레이의 외형에 대한 사시도이다.

도 3은 도 2의 선 Ⅲ - Ⅲ으로 자른 단면도이다.

도 4는 본 발명에 따른 적층 인덕터 어레이의 제 2 구현예의 구조를 보여주는 분해사시도이다.

도 5는 도 4에 도시한 적층 인덕터 어레이의 단면도이다.

도 6은 본 발명에 따른 적층 인덕터 어레이의 제 3 구현예의 구조를 보여주는 분해사시도이다.

도 7은 도 6에 도시한 적층 인덕터 어레이의 단면도이다.

도 8은 또다른 구현예의 구조를 보여주는 분해사시도이다.

도 9는 종래의 적층 인덕터 어레이의 구조를 보여주는 분해사시도이다.

도 10은 도 9에 도시한 적층 인덕터 어레이의 외형에 대한 사시도이다.

도 11은 도 10의 선 Ⅵ - Ⅵ로 자른 단면도이다.

상술한 목적을 달성하기 위해서, 본 발명에 따른 적층 인덕터 어레이는 복수의 자성체층 및 복수의 코일 도체가 적층된 적층체와, 상기 적층체 내에 정렬되고 전기적으로 연결된 코일 도체들에 의해 형성된 복수의 나선형 인덕터 및 상기 적층체의 표면에 제공되고 각 나선형 인덕터의 인출단부(lead-out end portion)에 연결되는 외부전극을 포함한다. 상술한 적층 인덕터 어레이에 있어서, 나선형 인덕터의 배열 방향으로, 적층체의 한쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 수가상기 적층체의 다른쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 수와 동일하다.

또한, 본 발명에 따른 적층 인덕터 어레이는, 나선형 인덕터의 배열 방향에서, 적층체의 한쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 패턴이 상기 적층체의 다른쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 패턴에 대하여 선대칭을 이루도록 구성된다.

더욱이, 본 발명에 따른 적층 인덕터 어레이는, 나선형 인덕터의 배열 방향에서, 적층체의 한쪽 말단부와 다른쪽 말단부에 배치된 나선형 인덕터의 하나의 인출부가 각 나선형 인덕터의 중심부로부터 각각 인출된다.

일반적으로, 적층체의 양단면측에 배치된 두 개의 나선형 인덕터의 자기회로의 유효영역은 적층체의 양단면측에서 더 작게 된다. 그러나, 적층체의 한쪽 말단부에 배치된 나선형 도체의 한 단면측의 코일 도체의 수가 적층체의 다른쪽 말단부에 배치된 나선형 도체의 다른 단면측의 코일 도체의 수와 동일하기 때문에, 적층체의 양단부에 배치된 두 나선형 인덕터의 인덕턴스 값의 감소율은 실질적으로 동일하고, 두 인덕터의 인덕턴스 값은 실질적으로 동일하게 된다.

이하, 본 발명에 따른 적층 인덕터 어레이의 구현예를 첨부된 도면을 참고하여 설명한다.

제 1 구현예

도 1에 도시한 바와 같이, 적층 인덕터 어레이 31은 그 표면에 코일 도체33a - 36a, 33b - 36b, 33c - 36c, 33d - 36d, 및 33e - 36e가 각각 제공된 직사각형 자성시트 32 등을 포함한다. 코일 도체 33a - 36e는 인쇄, 스퍼터링, 증착 등의 방법으로 자성시트 32의 표면에 형성된다. 코일 도체 33a - 36e의 재료로써는 Ag, Ag-Pd, Cu, Ni 등이 사용된다. 자성시트 32의 재료로써는 페라이트(ferrite) 등의 자성재료가 사용된다.

코일 도체 33a - 33e는 자성시트 32에 제공된 비아홀 42를 통하여 전기적으로 직렬 접속되어 3.5번 감긴 나선형 인덕터 L1을 형성한다. 동일한 방식으로, 코일 도체 34a - 34e, 35a - 35e, 및 36a - 36e는 자성시트 32에 제공된 비아홀 42를 통하여 전기적으로 직렬 접속되어 각각 3.5번 감긴 나선형 인덕터 L1, L2, L3를 형성한다.

여기에서, 나선형 인덕터 L1, L2는 반시계방향으로 감겨지고, 나선형 인덕터 L3, L4는 시계방향으로 감겨진다. 즉, 나선형 인덕터 L1 및 L2를 형성하는 코일 도체 33a - 33e 및 34a - 34e의 패턴과 인덕터 L3 및 L4를 형성하는 코일 도체 35a - 35e, 및 36a - 36e의 패턴은 시트 32의 소정 라인(line)에 대하여 대칭을 이루도록 배열된다.

인덕터 L1의 한쪽 말단부(즉, 코일 도체 33a에 연결된 인출 도체 38a)는 시트 32의 앞쪽 왼편에 노출되고, 인덕터 L1의 다른쪽 말단부(즉, 코일 도체 33e에 연결된 인출 도체 38b)는 시트 32의 뒷쪽 왼편에 노출된다. 인덕터 L2의 한쪽 말단부(코일 도체 34a에 연결된 인출 도체 39a)는 시트 32의 앞쪽 중심부로부터 왼편에 노출되고, 인덕터 L2의 다른쪽 말단부(코일 도체 34e에 연결된 인출 도체 39b)는시트 32의 뒤쪽 중심부로부터 왼편에 노출된다. 인덕터 L3의 한쪽 말단부(코일 도체 35a에 연결된 인출 도체 40a)는 시트 32의 앞쪽 중심부로부터 오른편에 노출되고, 인덕터 L3의 다른쪽 말단부(코일 도체 35e에 연결된 인출 도체 40b)는 시트 32의 뒷쪽 중심부로부터 오른편에 노출된다. 인덕터 L4의 한쪽 말단부(코일 도체 36a에 연결된 인출 도체 41a)는 시트 32의 앞쪽 오른편에 노출되고, 인덕터 L4의 다른쪽 말단부(코일 도체 36e에 연결된 인출 도체 41b)는 시트 32의 뒷쪽 오른편에 노출된다.

상술한 자성시트 32는 도 1에 도시된 바와 같이 한 시트가 다른 시트 위에 적층되고, 사전에 제공된 어떠한 도체도 포함하지 않는, 덮개로써의 자성시트(도시되어 있지 않음)가 자성시트 32의 윗면 및 바닥면에 배치된 후, 일체로 소결되어 도 2에 도시된 바와 같이 적층체 45로 만들어진다. 적층체 45의 앞쪽 및 뒷쪽의 측면에는 상술한 L1 - L2의 외부전극 46a - 49a 및 46b - 49b가 각각 제공된다. 외부전극 46a - 49a는 인덕터 L1 - L4의 한쪽에 제공된 인출 도체 38a - 41a에 각각 전기적으로 접속되고, 외부전극 46b - 49b는 인덕터 L1 - L4의 다른쪽에 제공된 인출 도체 38b - 41b에 각각 전기적으로 접속된다. 이러한 외부전극 46a - 49a 및 46b - 49b는 Ag, Ag-Pd, Cu, Ni 등의 도전성 페이스트(conductive paste)를 도포한 후에 도전성 페이스트를 소결하고, 소결된 페이스트를 습식도금(wet-plated)함으로써 형성된다.

상술한 구조의 적층 인덕터 어레이 31에 있어서, 4개의 나선형 인덕터 L1 - L4는, 도 3에 도시된 바와 같이 적층체 45의 내부에서 적층체 45의 왼쪽 단면 45a에서부터 오른쪽 단면 45b까지 일렬로 배열된다. 나선형 인덕터 L1 - L4의 배열 방향에서, 적층체 45의 왼쪽단에 근접하게 위치한 인덕터 L1의, 왼쪽 단면 45a측의 코일 도체의 수와, 적층체 45의 오른쪽단에 근접하게 위치한 인덕터 L4의, 오른쪽 단면 45b측에서의 코일 도체의 수가 서로 동일하게 만들어진다. 특히, 인덕터 L1의, 왼쪽 단면 45a측에서의 코일 도체의 수는 3개이고, 즉, 그것은 코일 도체 33b, 33c, 33d이다. 코일 도체 33b, 33c, 33d의 마주하는 코일 도체의 수는 4개이고, 즉, 그것은 코일 도체 33a, 33b, 33d, 33e이다. 한편, 인덕터 L4의, 오른쪽 단면 45a측에서의 코일 도체의 수는 3개이고, 즉, 그것은 코일 도체 36b, 36c, 36d이다. 코일 도체 36b, 36c, 36d의 마주하는 코일 도체의 수는 4개이고, 즉, 그것은 코일 도체 36a, 36b, 36d, 36e이다.

여기에서, 나선형 인덕터 L1의 자기회로의 유효영역은 적층체 45의 왼쪽 단면 45a측에서 더 작아지게 되고, 나선형 인덕터 L4의 자기회로의 유효영역은 적층체 45의 오른쪽 단면 45b측에서 더 작아지게 된다. 그러나, 인덕터 L1의, 왼쪽 단면 45a측에서의 코일 도체의 수가 오른쪽 단면 45b측에서의 인덕터 L4의 코일 도체수와 동일하기 때문에, 두 인덕터 L1 및 L4는 인덕턴스 값이 동일하게 감소하고, 따라서, 양자는 실질적으로 동일한 인덕턴스 값을 갖는다. 결과적으로, 인덕턴스 값에 있어서 변동의 범위가 좁은 적층 인덕터 어레이 31을 얻을 수 있다.

제 2 구현예

도 4에 도시된 바와 같이, 제 2 구현예에 따른 적층 인덕터 어레이 51은, 도1 내지 도 3에 도시된 적층 인덕터 어레이 31에 있어서, 인덕터 L1 및 L2를 형성하는 코일 도체 33a - 33e 및 34a - 34e의 패턴과 인덕터 L3 및 L4를 형성하는 코일 도체 35a - 35e 및 36a - 36e의 패턴이 자성시트 32에 대하여 회전적으로 대칭을 이루도록 구성된다.

인덕터 L3의 한쪽 말단부(인출 도체 40a)는 시트 32의 뒷쪽 중심부로부터 약간 오른쪽에 노출되고, 다른쪽 말단부(인출 도체 40b)는 시트 32의 앞쪽 중심부로부터 약간 오른쪽에 노출된다. 인덕터 L4의 한쪽 말단부(인출 도체 41a)는 시트 32의 뒷쪽 오른편에 노출되고, 다른쪽 말단부(인출 도체 41b)는 시트 32의 앞쪽 오른편에 노출된다. 또한, 나선형 인덕터 L1 - L4는 모두 반시계방향으로 감겨진다.

상술한 구조의 적층 인덕터 어레이 51은 제 1 구현예에 따른 적층 인덕터 어레이 31과 동일한 효과를 갖는다.

제 3 구현예

도 6에서 도시된 바와 같이, 적층 인덕터 어레이 61은 그 표면에 코일 도체 63a - 66a, 63b - 66b, 63c - 66c, 63d - 66d, 및 63e - 66e가 각각 제공된 직사각형 자성시트 등을 포함한다. 코일 도체 63a - 63e는 자성시트 62에 제공된 비아홀 72를 통하여 전기적으로 직렬 접속되어 3.5번 감긴 나선형 인덕터 L1을 형성한다. 유사하게, 코일 도체 64a - 64e, 65a - 65e, 및 66a - 66e도 자성시트 62에 제공된 비아홀 72를 통하여 전기적으로 직렬 접속되어 3.5번 감긴 나선형 인덕터 L2, L3, L4를 형성한다.

여기에서, 나선형 인덕터 L1 - L4는 반시계방향으로 감겨진다. 즉, 인덕터 L1, L2, L3, L4를 형성하는 코일 도체 63a - 63e, 64a - 64e, 65a - 65e, 및 66a - 66e는 시트 62상에서 동일한 방향으로 배열된다.

인덕터 L1의 한쪽 말단부(즉, 코일 도체 63a에 연결된 인출 도체 68a)는 시트 62의 앞쪽 왼편에 노출되고, 다른쪽 말단부(코일 도체 63e에 연결된 인출 도체 68b)는 시트 62의 뒷쪽 왼편에 노출된다. 인덕터 L2의 한쪽 말단부(코일 도체 64a에 연결된 인출 도체 69a)는 시트 62의 앞쪽 중심부로부터 약간 왼쪽에 노출되고, 다른쪽 말단부(코일 도체 64e에 연결된 인출 도체 69b)는 시트 62의 뒷쪽 중심부로부터 약간 왼쪽에 노출된다. 인덕터 L3의 한쪽 말단부(코일 도체 65a에 연결된 인출 도체 70a)는 시트 62의 앞쪽 중심부로부터 약간 오른쪽에 노출되고, 다른쪽 말단부(코일 도체 65e에 연결된 인출 도체 70b)는 시트 62의 뒷쪽 중심부로부터 약간 오른쪽에 노출된다. 인덕터 L4의 한쪽 말단부(코일 도체 66a에 연결된 인출 도체 71a)는 시트 62의 앞쪽 오른편에 노출되고, 다른쪽 말단부(코일 도체 66e에 연결된 인출 도체 71b)는 시트 62의 뒷쪽 오른편에 노출된다.

상술한 자성시트 62는 도 6에 도시된 바와 같이, 한 시트가 다른 시트 위에 적층되고, 사전에 제공된 어떠한 도체도 포함하지 않는, 덮개로써의 자성시트(도시되어 있지 않음)가 다른 자성시트 62의 윗면 및 바닥면에 배치된 후, 일체로 소결되어 적층체 75로 만들어진다. 적층체 75의 양측 표면에는 도 2에 도시되어 있는 바와 같이 인덕터 L1 - L4의 외부전극 46a - 49a 및 46b - 49b가 각각 제공된다. 외부전극 46a - 49a는 인덕터 L1 - L4의 한쪽 말단부의 인출 도체 68a - 71a에 전기적으로 연결되고, 외부전극 46b - 49b는 인덕터 L1 - L4의 다른쪽 말단부의 인출 도체 68b - 71b에 각각 전기적으로 연결된다.

상술한 구조의 적층 인덕터 어레이 61에 있어서, 4개의 나선형 인덕터 L1 - L4는, 도 7에 도시된 바와 같이 적층체 75의 내부에서 적층체 75의 왼쪽 단면 75a에서부터 오른쪽 단면 75b에까지 일렬로 배열된다. 인덕터 L1 - L4의 인출 도체 68a - 71a는 각 인덕터 L1 - L4의 중심부로부터 인출된다. 이러한 구조에 의해, 적층체 75의 왼쪽 말단부 가까이에 위치한 인덕터 L1의, 왼쪽 단면 75a측의 코일 도체의 수가, 적층체 75의 오른쪽 말단부 가까이에 위치한 인덕터 L4의, 오른쪽 단면 75b측의 코일 도체의 수와 동일하다. 좀더 구체적으로, 인덕터 L1의, 왼쪽 단면 75a측의 코일 도체의 수는 3개이고, 즉, 코일 도체 63b, 63c, 63d이다. 코일 도체 63b, 63c, 63d의 반대편의 코일 도체의 수는 3개이고, 즉, 코일 도체 63b, 63d, 63e이다. 한편, 인덕터 L4의, 오른쪽 단면측의 코일 도체의 수는 3개이고, 즉, 코일 도체 66b, 66d, 66e이다. 코일 도체 66b, 66d, 66e의 반대편의 코일 도체의 수는 3개이고, 즉, 코일 도체 66b, 66c, 66d이다.

여기에서, 나선형 인덕터 L1의 자기회로의 유효영역은 적층체 75a의 왼쪽 단면측에서 더 작아지고, 나선형 인덕터 L4의 자기회로의 유효영역은 적층체 75b의 오른쪽 단면측에서 더 작아진다. 그러나, 인덕터 L1의, 왼쪽 단면측의 코일 도체의 수가 인덕터 L4의, 오른쪽 단면측의 코일 도체의 수와 동일하기 때문에, 두 인덕터 L1 및 L4는 인덕턴스 값이 동일하게 감소하고, 따라서 양자는 실질적으로 동일한 인덕턴스 값을 가진다. 결과적으로, 인덕턴스 값에 있어서 변동의 범위가 작은 적층 인덕터 어레이 61을 얻을 수 있다.

게다가, 동일한 형상의 코일 도체 33a - 36a 내지 33e - 36e가 동일한 시트 62에 규칙적으로 배치될 수 있으므로, 인덕터 L1 - L4의 인출 도체 68a - 71a는 각 인덕터 L1 - L4의 중심부로부터 인출되고 비아홀이 동일한 크기로 형성될 수 있다. 따라서, 비아홀들 72 사이의 거리가 성형다이(molding die)를 사용하여 비아홀을 형성하는 공정중에 제한되더라도, 비아홀이 동일한 크기로 형성될 수 있으므로, 비아홀의 크기가 동일하지 않은 경우와 비교하여 더 작은 크기의 인덕터 어레이를 제작할 수 있다. 더욱이, 동일한 형상의 코일 도체 33a - 36a 내지 33e - 36e가 규칙적으로 배열되기 때문에, 코일 도체 33a - 36a 내지 33e - 36e가 동일한 시트 62 위에 인쇄될 때, 코일 도체들 33a - 36a 사이의 인쇄(운전(running), 인쇄시의 전단 등)에서의 편차를 줄일 수 있다.

본 제 3 구현예에 따른 코일 도체 63a - 66e를 도 9 내지 도 11에 도시한 종래의 인덕터 어레이 1의 코일 도체 3a - 6e와 비교해 보면, 인출 도체 68a - 71a에 연결된 코일 도체 63a - 66a만이 제 3 구현예의 두 코일 도체와 종래의 인덕터 어레이간에 다르다. 그러므로, 코일 도체 3a - 6a를 변화시킴으로써, 코일 도체 3a - 6a를 제외한 코일 도체가 설계된대로 이용될 수 있다.

다른 구현예

본 발명에 따른 적층 인덕터 어레이는 상술한 구현예로 한정되지 않으며, 본 발명의 요지의 범위 내에서 다양한 변화가 가능하다.

본 발명에서는, 적층체의 한 단면측에 제공되고 이 단면에 근접하게 배치된 나선형 인덕터의 코일 도체의 수와 상술한 적층체의 다른 단면측에 제공되고 이 다른 단면에 근접하게 배치된 나선형 인덕터의 코일 도체의 수가 동일하게 형성되기 때문에, 제 1 구현예에 따른 적층 인덕터 어레이 31의 경우에서와 같이 소정 라인에 대하여 대칭되도록 인덕터 L1 및 L2와 인덕터 L3 및 L4가 배치될 필요가 없다. 이 경우에, 적층체의 양 단면에 근접하게 배치된 인덕터 L1 및 L4만이 도 8에 도시된 적층 인덕터 어레이 81에서와 같이 소정 라인에 대하여 대치되도록 어레이될 수 있다.

또한, 적층체 내에 포함된 인덕터의 수는 둘, 셋, 넷 또는 다섯 이상이 될 수 있다.

상술한 구현예에서, 하나의 시트가 다른 시트 위에 순서대로 놓여지도록 패턴이 형성되어 있는 자성 시트가 배치된 후에, 그것은 일체로 소결된다. 하지만, 이러한 공정은 상술한 공정으로 한정되지 않는다. 미리 소결된 자성 시트가 사용될 수도 있다. 또한, 인덕터 어레이는 다음에 설명되는 제조 방법으로 형성될 수도 있다. 즉, 자성 재료의 페이스트를 이용한 인쇄법 등의 방법에 의해 자성체층을 형성한 후에, 도전성 패턴용 페이스트 재료를 자성체층의 표면상에 인쇄하여 소정 형상의 패턴을 형성한다. 그런 다음, 자성 재료의 페이스트를 상술한 패턴 위에 도포하여 자성체층들 사이에 패턴이 포함된 자성체층들을 형성한다. 이들 자성체층를 동일한 방법에서 순서대로 반복 코팅(coating)하여 적층 구조의 인덕터 어레이를 얻는다.

실시예

아래에 나타낸 조건하에서, 도 1 - 3에 도시된 적층 인덕터 어레이 31(샘플 A), 도 4 및 5에 도시된 적층 인덕터 어레이 51(샘플 B), 도 6 및 7에 도시된 적층 인덕터 어레이 61(샘플 C), 및 도 8에 도시된 적층 인덕터 어레이 81(샘플 D)의 인덕턴스 값의 변화율을 표 1에 나타내었다. 표 1에서, 도 9 - 11에 도시된 종래의 적층 인덕터 어레이 1(종래 샘플)의 인덕턴스 값의 변화율도 비교를 위해 나타내었다. 또한, 표 1에서 종래 샘플과 샘플 A에 대하여 나선형 인덕터의 권선수가 다른 시험 제품의 인덕턴스 값을 실제로 측정하였고 이 측정 결과를 보정하여 권선수가 3.5턴인 경우로 비교하였다. 샘플 B, C 및 D에 대하여 종래 샘플과 샘플 A의 시험 제품의 실제 측정 결과에 기초하여 인덕턴스 값을 평가하였다.

- 샘플의 조건

칩의 크기 : 3.2㎜×1.6㎜×0.8㎜

코일 도체의 패턴 폭 : 인쇄시에 120㎛

코일 도체의 두께 : 인쇄시에 15㎛

자성 시트의 두께 : 인쇄시에 50㎛

	1㎒에서의 인덕턴스 값	인덕턴스 값의 변화율(％)
	L1		L2	L3	L4
샘플 A	1.739	1.775	1.779	1.745	2.3
샘플 B	1.744	1.778	1.783	1.742	2.3
샘플 C	1.474	1.513	1.522	1.487	3.2
샘플 D	1.731	1.796	1.758	1.734	3.7
종래 샘플	1.743	1.791	1.761	1.570	12.9

표 1에서, 인덕턴스 값의 변화율은 다음의 공식을 이용하여 계산되었다.

{(Lmax - Lmin)/Lx} ×100

Lmax : 인덕턴스의 최대값

Lmin : 인덕턴스의 최소값

Lx : 인덕턴스의 평균값

표 1에 의해, 샘플 A - D의 인덕턴스 값의 변화율이 종래 샘플과 비교했을 때 크게 향상되었음을 알 수 있다.

상술한 설명으로부터 명백하게 알 수 있는 바와 같이, 본 발명에 의하면, 적층체의 한 단면측에 제공되고 이 단면에 근접하게 배치된 나선형 인덕터의 코일 도체의 수와 상술한 적층체의 다른 단면측에 제공되고 이 다른 단면에 근접하게 배치된 나선형 인덕터의 코일 도체의 수가 동일하게 형성되기 때문에, 적층체의 양단부에 근접한 두 개의 나선형 인덕터의 인덕턴스가 거의 동일하게 감소되고 따라서 두 인덕터가 동일한 인덕턴스 값을 갖도록 형성된다. 결과적으로, 인덕터들 사이의 결합계수 및 신뢰성을 희생시키지 않고, 제한된 크기의 적층체 내에 제공되는 복수개의 인덕터의 인덕턴스 값이 감소된다. 또한, 코일 도체의 길이와 패턴의 폭이 인덕터들 사이에서 변화되지 않기 때문에, 인덕터의 DC 저항의 변화율이 악화되지 않는다.

또한, 나선형 인덕터의 인출단부가 각 나선형 인덕터의 중간부로부터 인출되는 경우, 그 인출단부의 패턴만을 변화시킬 뿐, 다른 패턴을 설계된 대로 사용될 수 있다. 게다가, 비아홀 및 코일 도체가 동일한 자성체층 상에 규칙적으로 정렬되기 때문에, 더욱 작은 크기의 인덕터 어레이를 생산할 수 있다.

Claims (3)

1. 복수개의 자성체층(magnetic layers) 및 복수개의 코일 도체가 적층되어 있는 적층체(laminated body);

   상기 코일 도체가 전기적으로 접속되어 형성되고, 상기 적층체 내에 정렬된 복수개의 나선형 인덕터들(spiral inductors); 및

   상기 각 복수개의 나선형 인덕터의 인출단부에 전기적으로 접속되어 있는 적층체의 표면에 제공된 외부 전극들을 포함하며,

   상기 나선형 인덕터의 어레이 방향에서, 상기 적층체의 한쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 수가 상기 적층체의 다른쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 수와 동일함을 특징으로 하는 적층 인덕터 어레이(laminated inductor array).
2. 제 1항에 있어서, 상기 나선형 인덕터의 어레이 방향에서, 상기 적층체의 한쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 패턴이 상기 적층체의 다른쪽 말단부에 배치된 나선형 인덕터의 코일 도체의 패턴에 대하여 선대칭임을 특징으로 하는 적층 인덕터 어레이.
3. 제 1항에 있어서, 상기 나선형 인덕터의 어레이 방향에서, 상기 적층체의 한쪽 말단부와 다른쪽 말단부에 각각 배치된 나선형 인덕터의 하나의 인출부가 상기각 나선형 인덕터의 중간부로부터 각각 인출됨을 특징으로 하는 적층 인덕터 어레이.