KR20010051137A - 마이크로전자 소자 어레이의 형성 - Google Patents

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Abstract

자기저항 기억 소자와 듀얼-게이트 FET를 포함한 FET와 같은 마이크로전자 소자 어레이가, 마이크로전자 소자들이 분리 형성되는 제1 웨이퍼와 호스트 웨이퍼를 포함하는 방법에 의해 제조된다. 호스트 웨이퍼 내에서 금속-충전 비아(metal-filled via)와 같은 도전성 요소들이 형성되어 그 표면까지 연장된다. 제1 웨이퍼 내의 선택된 깊이에서 수소 이온이 주입된다. 제1 웨이퍼의 수소 이온 주입 깊이보다 위쪽에서 마이크로전자 소자들의 선택된 부분을 형성한 이후에, 두 웨이퍼의 상호 보완 부분들이 마이크로전자 소자를 형성할 수 있도록 제1 웨이퍼가 호스트 웨이퍼의 표면에 접합된다. 제1 웨이퍼는 수소 이온의 주입 깊이에서 파쇄되고 그 하부가 제거됨으로써 표면의 폴리싱(polishing)과 전극 부착을 허용한다.

Description

마이크로전자 소자 어레이의 형성{FORMATION OF ARRAYS OF MICROELECTRONIC ELEMENTS}
본 발명은 자기저항 기억 소자(magnetoresistive memory elements) 및 FET(전계 효과 트랜지스터)와 같은 마이크로전자 소자 어레이(array of microelectronic elements)를 형성하기 위한 방법에 관한 것이다.
본 발명의 실시예는, 집적된 Si 전자회로와 함께 Si 웨이퍼 기판 상에서 제조되는 컴퓨터 및 휴대용 전자 장치를 위한 비휘발성 메모리 셀 어레이에 관한 것이다. 특히, 자기저항 기억 소자와 관련하여, 본 발명의 실시예는 겔라거등에 의한 미국특허 제5,640,343호에 기술된 셀과 유사한 자기 터널 접합 및 다이오드로 구성된 메모리 셀을 위한 새로운 구조에 관한 것이다. 본 발명은 바로 이 새로운 구조를 위한 제조 방법도 역시 포함한다.
본 발명의 실시예에 따르면, 본 명세서에서 기술되는 새로운 구조는 작은 단면적의 도전성 "비아(via)"(Si등과 같은 낮은 도전성을 가진 층을 관통하는 금속등의 도전성 채널)의 상부에 위치한 단결정 Si 다이오드(a single crystal diode)를 포함하며, 상기 다이오드 상부에 위치한 자기 터널 접합(Magnetic Tunnel Junction; MTJ)를 더 포함한다. 신규한 제조 방법은 도전성 비아 상부에 단결정 Si(Single Crystal Si; SCS) 다이오드를 위치시키기 위해 웨이퍼 접합(wafer bonding)을 사용한다.
종래에, 자기 메모리 셀은 자기 터널 접합 및 다이오드로 구성되며(이후부터, "MagRAM"이라 언급), 겔라거등(IBM)에 의한 미국특허 제5,640,343호 및 쥬등(모토롤라)에 의한 미국특허 제5,734,605호에 기술되어 있다. 상기 메모리 셀 어레이는 이들 2개 특허 모두에 기술되어 있다. 일반적으로, MagRAM은 전자 터널링이 발생하는 곳으로서 터널 장벽이라 알려진 얇은 유전체층에 의해 분리된 2개의 자기 영역을 포함한다. 제1 자성층은 고정된 자화축을 가지고 자기 기준층(magnetic reference layer)의 역할을 하며 비교적 영구적인("hard") 자기 재료로 이루어진다. 터널 장벽은 제1 및 제2 자성층 사이에 샌드위치된다. 제2 자성층은 2개의 자기 상태에서, 즉, 제1 자성층의 자기축에 관하여 평행하게 정렬하는 상태와 평행하지 않게 정렬하는 상태에서, 비교적 쉽게 스위칭한다. 제1 및 제2 자기층과 터널 장벽은 3중층 MTJ(trilayer MTJ)를 포함하며, 상기 MTJ의 전기 저항은 제2 ("자유") 자성층의 2가지 정렬 상태에 대응하는 2가지 정의된 값을 가진다. 정보의 기억은 각각의 셀의 2가지 전기 저항에 0과 1을 할당함으로써 수행된다.
1000개 이상의 셀을 포함하는 MTJ 메모리 셀의 어레이는 대단히 유용하다. 대규모 집적 회로(VLSI)에 적합한 지극히 높은 정보 기억 밀도는, 수직으로 집적되는 매우 컴팩트한 (작은 영역의) MTJ 셀 설계를 사용함으로써 가능하다. 여기서, 각각의 메모리 셀은, 2개의 금속 박막 와이어의 교차부에 위치한 수직 스택 내의 다이오드와 MTJ로 구성된다. MTJ 및 다이오드 스택(MTJ plus diode stack)은 상기 박막 와이어들 각각을 전기적으로 접촉한다. 이렇게 수직으로 집적된 메모리 셀은 최소 면적의 VLSI 칩을 점유함으로써 최대 정보 밀도를 제공한다. 이러한 구조는 "교차점 설계(crosspoint architecture)"라 알려져 있다.
이와 같은 교차점 설계 메모리 셀에서, 다이오드는 하부 금속 도전체(행선, row line) 상부에 위치한다. MTJ는 다이오드와 전기적으로 직렬로 다이오드 상부에 위치한다. 상부 금속 도전체는 MTJ 상부에 접촉하여 위치한다. 셀의 저항을 감지하고자 할 때, 감지 전류는 종래 구조의 자기 저항 메모리에서와 같이 N개 셀 전체가 아니라 단지 하나의 메모리 셀을 통해서만 흐른다. N개 요소를 포함하는 교차점 어레이의 신호-대-잡음비(SNR)은 N개 요소를 포함하는 종래 어레이보다 N배 크다. 대안으로, SNR은 동일하게 하고 교차점 구조의 감지 전력은 N×N(또는 N 제곱)만큼 감소시킬 수도 있다.
감지 동작은 저항의 측정이며, MTJ 저항과 크기가 유사한 어떠한 직렬 저항도 신호를 열화시킨다. 따라서, 다이오드는 작은 직렬 저항을 가져야 하며, 다이오드 저항은 많은 다이오드 어레이(메모리 셀)을 통해 균일해야 한다. 행선 위의 다이오드는 Si와 같은 반도체로 된 리쏘그래픽적으로 한정된 작은 조각 내에 형성될 수 있다. 나아가, 이 Si 조각("섬")은 1개의 큰 결정 그레인(싱글 크리스탈 또는 모노크리스탈, single crystal or monocrystalline)으로 형성될 수도 있고, 복수개의 작은 결정 그레인(다결정, polycrystalline)들로 구성될 수도 있다. 다결정 상태는 전형적으로 박막 반도체에서 볼 수 있다.
MagRAM 셀 및 이들 셀들의 고밀도 어레이에서, (박막 다이오드와 상반되는) 단결정 Si(SCS) 다이오드를 사용하는 이점은 개선된 전기적 성능이다(예를 들어, 1000×1000 어레이). 특히, SCS 다이오드의 전기 성능은 낮은 직렬 저항(높은 전방 전류 밀도)과 높은 정류성(전방/후방 바이어스 전류비)을 가진다. 다이오드 저항이 낮을때, 판독 동작 동안의 주어진 값의 감지 전류는 더 낮은 전압을 요구한다. 따라서, 전력 소모는 낮다. 또한, 데이타를 저장하는데 사용되는 MTJ의 전도도를 감지할 때, 더 높은 다이오드 전도도는 판독 동작에 더 작게 간섭한다. 다이오드 정류성이 높을 때, 역 바이어스 방향으로 더 작은 전류가 통과하며, 어레이의 전체 전력 소모는 감소된다.
본 발명은 마이크로전자 소자 어레이를 형성하는 방법을 광범위하게 제공하며, 이 방법은,
a) 반도체 물질로 된 제1 웨이퍼의 제1 표면을 통해 상기 제1 웨이퍼 내부의 선택된 깊이에 있는 평면 영역으로 이온－상기 이온은 수소 및 불활성 기체(noble gas)로부터 선택된 원소의 이온임－을 주입하여 제1 웨이퍼를 준비하는 단계와,
b) 반도체 물질로 된 제2 웨이퍼를 준비하는 단계－상기 제2 웨이퍼는 제2 표면을 갖는 유전체 물질층을 가지며, 서로 전기적으로 절연된 금속 도전체 패턴이 상기 층 내에 배치되며, 상기 금속 도전체는 상기 제2 표면으로 연장되어 상기 제2 표면에서 노출되는 격리된(space aparted) 도전 영역을 포함함－와,
c) 상기 제1 웨이퍼를 상기 제2 웨이퍼 위에 위치시키되, 상기 제1 웨이퍼의 상기 제1 표면이 상기 제2 표면 및 상기 제2 표면에 노출된 상기 도전체 영역과 나란하게 부착하여 전기적으로 접촉하도록하는 단계와,
d) 상기 제1 웨이퍼의 상기 평면 영역을 따라 파쇄(fracture)를 유도하여 상기 제1 웨이퍼의 반도체층이 상기 제1 표면과 상기 평면 영역에 형성된 파쇄면사이에 한정되도록 남겨두는 단계를 포함한다.
양호하게는, 단계 a)는 상기 금속 도전체의 각각의 상기 도전 영역 위의 앞서 언급한 반도체 층 내에 반도체 장치를 형성하는 단계를 더 포함한다.
양호한 실시예에 따르면, 앞서 언급한 마이크로전자 소자는 자기저항 기억 소자이고 그 방법은 상기 금속 도전체의 각각의 상기 도전 영역 위의 상기 반도체층과 전기적으로 접촉하는 MTJ 구조를 형성하는 단계를 더 포함한다. 이 반도체 장치는 자기저항 기억 소자와 전기적으로 접촉하는 다이오드일 수 있다.
또 다른 양호한 실시예에 따르면, 단계 a)는 상기 금속 도전체의 상기 도전 영역 위에 놓인 상기 반도체층에 전계효과 트랜지스터를 형성하는 단계를 더 포함한다. 여기서, 각각의 상기 도전 영역(예를 들어, 금속-충전된 비아)은 상기 전계 효과 트랜지스터의 제1 게이트 전극의 역할을 한다. 또한, 단계 a)는 단계 c) 이전에 상기 제1 웨이퍼의 상기 제1 표면 상에 제1 산화물층을 형성하는 단계를 더 포함할 수도 있다. 유익하게는, 파쇄면 상에 제2 산화물층이 형성될 수도 있으며, 나아가, 이와 같은 각각의 전계 효과 트랜지스터(FET) 위에 제2 게이트 전극을 형성할 수도 있다.
나아가, 본 발명은 아래와 같은 구성 요소를 포함하는 마이크로전자 소자 어레이를 제공한다.
a) 반도체 물질로 된 기판과,
b) 하부면은 상기 기판과 접촉하고 상부면은 상기 기판과 이격되어 인접해 있는 유전체 물질로된 하부층과
c) 유전체 물질로된 상기 하부층 내에 배치된 서로 전기적으로 격리된 금속 도전체 패턴－상기 금속 도전체는 상기 하부층의 상기 상부면으로 연장되는 복수개의 격리된 도전 영역을 포함함－과
d) 그 하부면이 상기 하부층의 상기 상부면에 접촉하여 접착된 유전체 물질로 된 상부층과
e) 유전체 물질로된 상기 상부층 내에 배치된 지향성 단결정 그레인 모노크리스탈 반도체 물질(oriented single crystal grain monocrystalline semiconductor material)의 복수개의 노드－각각의 노드는 상기 하부층의 상기 상부면에서 상기 도전 영역들중 하나에만 전기적으로 접촉함－.
이해할 수 있는 바와 같이, 각각의 노드는 다이오드와 같은 반도체 장치를 포함할 수도 있다. 대안으로, 마이크로전자 소자는 상기 다이오드와 MTJ 구조를 포함하는 자기저항 기억 소자를 포함할 수도 있다.
양호하게는, 각각의 반도체 장치는 상기 하부층의 상기 상부면에 있는 상기 도전 영역들중 하나와 접촉하는 제1 게이트 전극을 포함하는 전계 효과 트랜지스터일 수 있다. 게다가, 제1 절연층은 상기 상부층의 상부면 위에 배치될 수 있으며 제2 절연층은 상기 하부층의 상기 상부면 위에 형성될 수 있다. 그리고,각각의 전계 효과 트랜지스터 상부의 앞서 언급한 제1 절연층 상에 제2 게이트 전극이 피착(deposit)될 수도 있다.
본 발명의 목적은 SCS 다이오드의 상술한 이점을 고밀도 (최소 면적) 교차점 MagRAM 셀과 결합하는 것이다. MagRAM 셀내의 SCS 다이오드를 워드라인 위에 직접 위치시키는 것보다 작은 면적의 비아 위에 위치시키는 것이 바람직하다.
충전 비아(filled via)를 사용하는 본 발명의 한 이점은 신뢰성이다. 본 발명의 구조는, 도전성 확산 장벽 물질(conductive diffusion barrier material)을 사용하여 비아를 충전(fill)시킴으로써, 워드라인을 포함하는 금속과 Si 다이오드간의 고체 상태 반응(solid state reaction)을 방지하는 구조이기 때문에 더욱 신뢰성이 있다. 적합한 확산 장벽 물질로는 W, TiN, TaN, 및 TaSiN 3성분 합금(ternary alloy)이 있다. 이와 같은 장벽이 없다면, Si와 비교적 덜 반응하는 내화성 금속(refractory metal) 워드라인만이 사용될 수 있다. 충전 비아를 사용하는 본 발명의 구조의 제2 이점은, 워드라인을 포함하는데 있어서 저저항 금속(구리)을 사용할 수 있도록 해주는 것이다. 본 발명의 확산 장벽 구조를 이용하여, 워드라인을 형성하기 위해 Cu 및 Al을 포함하는 더 높은 전도도의 금속을 사용할 수 있으며, 더 큰 규모의 메모리 어레이가 만들어질 수 있다. Cu 및 Al은 이들과 Si 사이에 장벽이 놓이지 않는다면 낮은 온도에서 Si와 반응한다. 본 발명의 구조에서, 하부 도전체(워드라인)과 MTJ를 근접시킬수 있도록 금속 비아의 높이가 최소화된다.
본 발명의 목적은 본 발명의 구조를 만들기 위한 단계적 방법을 제공하는 것이다. 이 방법은 다음과 같은 일반적인 단계들로 구성된다: 얇은 n형 및 p형 Si층으로 구성된 p/n 접합 다이오드를 포함하는 제1 반도체 웨이퍼(예를 들어, Si)를 준비한다. 구체적으로, 제 1 웨이퍼는 부드러운 제1 표면을 가진다. 나아가, 제1 웨이퍼는 주입된 수소 또는 불활성 기체 원자를 포함하는 지역을 제1 표면 아래와 p/n 접합 아래에 가진다. 이 지역은 웨이퍼 가열시에 파쇄 영역(fracture zone)이 된다. 격리된 충전 비아홀들이 그 상부에 위치하는 서로 격리된 금속 도전체(워드라인)들을 포함하는 제2 웨이퍼가 준비된다. 선택적으로, 제2 웨이퍼는 저항 감지 회로를 포함할 수 있다. 제2 웨이퍼는 제2 표면을 포함하며, 그 표면은 격리된 충전 비아를 포함하는 부드러운 유전체층으로 구성된다. 제1 웨이퍼의 제1 표면 및 제2 웨이퍼의 제2 표면은 청정 환경에서 밀착되어 위치하며, 이들 웨이퍼쌍의 가열동안에 밀착상태가 유지된다. 가열시에, Si층 내의 제1 웨이퍼 파쇄는 매우 얇으며(〈 두께 0.5 미크론) 제2 웨이퍼에 순응하여 제2 웨이퍼의 제2 표면상에 접합된다. 여기서 제1 웨이퍼의 벌크(bulk)가 제거된다. p/n 접합을 포함하는 얇은 순응성 Si층은 기능적으로 제2 웨이퍼의 상부가 된다. 그 다음, 개개의 메모리 소자가 각각의 충전 비아 상부에 위치한 제2 웨이퍼 상에 제조된다. 메모리 소자는 MTJ와 직렬로 연결된 다이오드로 구성된다. 각각의 다이오드는 얇은 접합 Si층에 형성된다. 각각의 MTJ는 다이오드 상부에 위치하며, 각각의 다이오드는 충전 비아 상부에 위치한다. 모든 메모리 소자를 벌크 유전체(폴리머, 피착 산화물 또는 Si 질화물)로 포위한 다음, 유전체 상부에 제2 세트의 격리된 금속 도전체(비트 라인)를 형성하고 MTJ를 전기적으로 접촉시킴으로써 메모리 어레이가 완성된다. 제2 세트의 금속 도전체는 워드 라인에 거의 수직하며, 대단히 높은 정보 저장 밀도를 보이는 앞서 언급한 "교차점" 설계를 형성한다.
도 1은 불순물 주입형 제1 Si 반도체의 개략적 단면도.
도 2는 호스트 제2 Si 웨이퍼의 개략적 단면도.
도 3은 제2 웨이퍼 위에 배치된 도 1의 웨이퍼의 단면도로서, 제1 웨이퍼의 제1 표면이 제2 (호스트) 웨이퍼의 제2 또는 상부면과 나란히 전기적으로 접촉하여 배치되어 있는 도면.
도 4는 파쇄 단계 및 제1 웨이퍼 부분을 제거한 후 도3의 요소들의 개략적 단면도로서, 제2 웨이퍼의 제2 표면과 접촉하는 층이 남아 있는 것을 도시하는 도면.
도 5a는 제2 웨이퍼 내에 형성되어 웨이퍼의 제2 표면에서 노출된 도전 영역(금속 비아) 위에 다이오드 및 MTJ(Magnetic Tunnel Junction) 구조를 형성하기 위한 2개 리쏘그래픽 단계 공정의 제1 단계 이후의 도 4의 구조를 도시하는 개략적 단면도.
도 5b는 다이오드 메사 및 MTJ 메사를 형성하기 위한 2개 리쏘그래픽 단계 공정의 제2 단계 이후의 도 4의 구조를 도시하는 개략적 단면도.
도 6a는 다이오드 메사 및 MTJ 메사를 형성하기 위한 단일 리쏘그래픽 단계 공정의 동안의 도 4의 구조를 도시하는 개략적 단면도.
도 6b는 다이오드 메사 및 MTJ 메사를 형성하기 위한 단일 리쏘그래픽 단계 공정의 끝에서 최종 구조물을 도시하는 개략적 단면도.
도 7은 본 발명에 따라 형성된 듀얼 게이트 FET 구조를 도시하는 개략적 단면도.
본 발명에 따른 구조의 제조 방법이 도면을 참조하여 기술될 것이다. 본 발명의 제조 방법은 Smart-CutR(Soitec company의 상표)이라 알려진 공정을 이용한다. Smart-CutR 공정에 대해서는, 마이크로전자공학 36 (1997) 233면에 기술된, 비.아스파등에 의한 Smart-CutR 공정에 포함된 기본적인 메카니즘(BASIC MECHANISMS INVOLVED IN THE SmartCutR PROCESS)에서와 같은 많은 출판물에 상세히 알려져 있다.
요약하면, Smart-CutR 공정은, 얇은 Si층을 전사(transfer)하고 이 층을 제2 Si 웨이퍼 기판상에 접합하기 위해 제1 Si 웨이퍼내로의 수소 또는 불활성 기체의 이온 주입과 웨이퍼 접합 기술을 이용한다. 선택적으로, 제2 웨이퍼는 다른층이나 패터닝된 구조를 포함할 수도 있다. 특히, 제1 웨이퍼에는 0.3 내지 1×1017 cm-2의 불순물량과 95keV의 에너지로 H+이온이 주입된다. 청정 환경(청정룸) 내부에서, 제1 및 제2 웨이퍼는 밀착배치되고, 두 웨이퍼 모두가 접촉면에서 미세단위로(atomically) 부드러운 면을 가진다. 밀착된 제1 및 제2 웨이퍼 어셈블리가 400-600℃로 가열될 때, 제1 웨이퍼는 H 불순물 주입된 영역에서 파쇄되고, 얇은 Si층이 제2 웨이퍼에 접합된다. 파쇄에 의해 형성된 새로운 표면은 거칠기 때문에 2개의 웨이퍼는 용이하게 분리되고 제1 웨이퍼의 벌크는 재사용될 수 있다. 전사된 얇은 Si층은 구조적으로 제2 웨이퍼의 일부가 되며, 전사된 얇은 Si층의 새로운 파쇄면이 폴리싱(polishing)된다.
본 발명의 상세 설명이 기술될 것이다. 도 1은 불순물 주입 단계 이후의 불순물 주입된 Si 웨이퍼(4)를 도시한다. 불순물 주입 단계는 다음과 같이 수행된다:
1. 은(Silver) 산화물로 된 희생층(2)가 Si 웨이퍼(4)상에 형성된다.
2. 중간 정도의 에너지를 갖는 붕소 이온(B+)이 주입되어 붕소를 함유하는 p-형 영역(2)를 형성한다.
3. 낮은 에너지의 As+ 또는 Sb+ 이온이 주입되어 (상부면 4a와 더불어) n-형 도펀트를 함유하는 n-형 영역(3)을 형성한다.
불순물 주입 단계1 및 단계2 이후에, 도펀트를 활성화시키기 위해 제1 웨이퍼가 약 1000℃에서 몇초 동안 어닐링된다. 이로써, 고온 처리 단계가 끝난다.
4. 높은 에너지의 H+가 주입되어 H+ 불순물 주입 영역(1)이 형성된다.
가능한한 가장 얇은 다이오드 구조를 만들기 위해, H+ 불순물 주입 동안에 낮은 에너지의 불순물 주입이 이용되며, 열적 활성화 싸이클이 최소화되고, 표면(4a) 상에 실리콘 산화물 희생층이 남겨진다. 대안으로, p-형층을 변환시키기 위해, 붕소함유 피착층으로부터의 고체 소스 확산(solid source diffusion)이 사용될 수도 있다.
제1 Si 웨이퍼(4)의 벌크는 이들 불순물 주입 단계에 의해 영향받지 않는다.
그 다음, 표면(4a)를 통해 웨이퍼(4) 내의 선택된 깊이에 있는 평면 영역(1)에 H+ 또는 다른 이온들이 주입된다. 불순물 주입 이후에, 잔존 산화물 희생층이 제거된다.
도 2는 많은 공정 단계가 완료된 이후의 제2 (호스트) Si 웨이퍼(17)의 단면도를 도시한다. 선택적으로, 메모리 어레이를 어드레싱하기 위한 (도시되지 않은) 회로가 제2 웨이퍼 (호스트) 웨이퍼 상에 미리 제조된다. 그리고, 금속 도전체(15)가 패터닝되었다. 도전체 와이어(15)는 유전체층(10)에 의해 포위되었다. 유전체층에서 비아 홀들이 에칭되어 형성된 다음, 장벽 물질(13)으로 충전되어 비아(13)을 형성하였다. 장벽 물질은 텅스텐, 탄탈륨, 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 및 TaSiN 3원소 합성물로 구성된 그룹으로부터 선택된다. 충전 비아(13)은 유전체층(10) 내의 장벽 물질로 충전된 실질적인 개구(opening)이며, 이 물질은 금속 박막 와이어(15)와 전기적으로 접촉한다. 비아 물질은 작은 영역에서 노출되며 제2 (호스트) 웨이퍼(17)의 상부면(17a)는 비아 장벽 물질(13)으로 구성된 작은 표면 영역 파쇄부를 가진다. CMP (화학적 기계적 폴리싱) 조건은, 비아 물질(13) 및 유전체(10) 모두를 균일하게 에칭하여 제2 웨이퍼(17) 상에 부드러운 제2 표면(17a)를 형성하도록 조절된다.
본 발명의 특징은 제2 웨이퍼(17)의 제2 표면 상에 접합 촉진층(12)를 위치시키는 것이다. 예를 들어, 400-500℃의 연성화 온도(softening temperature)를 갖는 얇은 유리층이 접합 촉진층이 된다. 촉진층(12)의 아래에는 피착 SiO2와 같은 유전체(10)이 있다.
도 5 및 도 6을 참조하여 이하에서 기술되는 후속 리쏘그래피 단계에서 사용하기 위한 정렬 마크(alignment mark)가 호스트 웨이퍼(17) 상에 존재한다.
도 3은 제1 웨이퍼(4)를 도시하고 있는데, 제1 웨이퍼의 제1 표면(4a)는, 접합 단계 이후의 제2 웨이퍼(17)의 제2 표면(17a)에 나란히 접합되어 놓인다. 2개의 웨이퍼(4 및 17)은 접합 계면(11')에서 결합된다. 이 계면에서, 제1 및 제2 표면(4a, 17a)는 밀착되어 금속 비아(13)이 n-형층(3)과 옴 전기 접촉(ohmic electrical contact)을 이룬다. 제1 웨이퍼(4)의 나머지 부분(p-형층(2), H+불순물 주입 영역(1), 및 제1 웨이퍼(4)의 벌크)은 이제 호스트 웨이퍼(17)의 상부에 위치한다.
그 다음 도 3에 도시된 구조는 400 내지 600℃에서 어닐링된다. 어닐링 온도는 접합 촉진층(12)의 연성화 온도에 따라 선택된다. H+-불순물 주입 영역(1)에서, 제1 웨이퍼(4)는 수소 도입 공성(hydrogen induced void formation)에 의해 파쇄됨으로써, 제1 웨이퍼(4)의 벌크가 제거될 수 있도록 해주며 얇은 Si층이 제2 표면에 순응하여 제2 호스트 웨이퍼(17)에 접합될 수 있도록 해준다. (이 공정은 때때로 SOITEC 회사의 상표인 "SmartCut"이라 불린다)
Si층(2)는 2개의 요소, 즉, n-형층(3)과 p-형 Si층(2)를 가진다. 도 4는 어닐링/파쇄/전사 단계 이후의 결과 구조를 도시한다. Si층(2 및 3)은 제2 (호스트) 웨이퍼(17)상에 전사되었고, 그 다음, 구조물의 상부면이 CMP에 의해 얇아졌으며 부드럽게 되었다. 파쇄된 Si 표면은 상당히 거칠기 때문에 CMP 단계가 필요하다.
도 4의 구조는 2개의 리쏘그래픽 단계(도 5a, 도 5b)를 사용하거나, 하나의 리쏘그래픽 단계(도 6a, 6b)를 사용하여 완성될 수 있다. 리쏘그래피 이전에, 호스트 웨이퍼(17) 상의 구조물들에 대한 나머지 리쏘그래피 단계들을 정렬하기 위해, 제2 웨이퍼(17)의 바깥쪽 영역에 위치한 정렬 마크 위의 Si층은 제거된다.
도 5a는 다이오드 메사(mesas) 및 대응하는 MTJ 메사를 형성하기 위한 2개의 리쏘그래픽 공정의 단계1 이후의 구조를 도시한다. 2개의 리쏘그래피 단계의 단계1에 대비하여 TiN과 같은 CMP용 에칭 정지층(2a)가 층(2')상에 피착된다. 단계(1)에서, 다이오드 메사를 패터닝하고 에칭하여 Si층(2a, 2' 및 3')를 메사(섬)형태로 남겨둔다. 상기 Si 메사는 금속 비아(13)과 오옴 접촉을 이룬다. 상기 Si 메사를 포위하는 공간은 피착 유전체(Si의 산화물 또는 질화물)(19)로 채워진다. 이 구조의 상부면은 CMP에 의해 평탄화되어 부드러운 표면(21)을 남긴다. 그 다음, 장벽/접촉층(예를 들어, Ti/TiN/ 또는 TaSiN)이 피착되어 어닐링된다. 이것은 SCS 다이오드로의 금속 이주(metal migration)에 대항하기 위한 장벽으로서, SCS 다이오드와 금속 MTJ 구조간의 낮은 접촉 저항을 초래한다. 장벽/접촉층은 유전체(19)에 접착되어야 하며, 이하에서 기술되는 겔라거등에 의한 MTJ 에 관한 저술에서 기술되는 MTJ 형성을 위한 적절한 표면 특성을 가져야 한다.
그 다음 MTJ 구조가 제조된다. MTJ를 제조하기 위한 공정의 한 예는 1997년판 응용 물리학 저널 81, 제3741면에 기술된 더블유.제이.겔라거등에 의한 마이크로구조 자기 터널 접합에 상세히 기술된다.
일반적인 MTJ 제조 방법의 한 예를 요약하면, MTJ는 "고정된(fixed)" 자석층, 얇은 유전체 터널 장벽, 및 "자유(free)" 자성층으로 구성된다. 본 명세서에서, 이 MTJ 구조는 3중층 MTJ 구조라 불리며, 약자 Py는 Fe19Ni81인 "퍼멀로이(permalloy)"를 의미한다. 자성층들은 스퍼터 피착에 의해 인가된 자계 방향으로 피착되며, 이 자계축(field axis)은 막의 자기축(magnetic axis)을 정의한다. MTJ 3중층 구조를 피착하기 위해, 이후의 3단계가 사용될 수도 있다.
첫번째, 약 20㎜ 두께의 영구 자석층이 피착되어 "고정" 자석을 형성하며, 이 층은 부속-층(sub-layer)들로 구성될 것이다. 예를 들어, 영구 자석층은 템플릿층의 역할을 하는 5㎚의 Py로 된 씨드층(seed layer), 10㎚ 아래의 반강자성층, 10 ㎚아래의 철-망간(FeMn) 합금의 10㎚ 두께의 Py로 된 강자성 "고정"층으로 구성된다.
두번째, 1-3㎜ 두께의 얇은 유전체층이 피착되어 터널 장벽으로서 역할한다. 이 층은 구멍 또는 다른 결함이 없어야 하며, 균일한 저항을 갖는 MTJ를 제조하기 위해 두께가 균일해야 하며, 가능한한 얇아야 한다. 예를 들어, 약 1.5㎚ 두께의 A12O3층이 최적의 유전체층이다.
세번째, 2가지 자기 상태에서 쉽게 스위칭될 수 있는 "연성" 자성층이 피착된다. 예를 들어, 10㎚의 Py는 최적의 스위칭가능 자석을 형성한다. 최적으로, 3중층 MTJ 구조 상부에는 약 10-50㎚ 두께의 도전성 전극층이 있을 수도 있다.
도 5B는 다이오드 메사 및 MTJ 메사를 형성하는 2단계 리쏘그래피 공정의 단계2 이후의 구조를 도시한다. MTJ 스택이 피착된 다음, 금속 비아 및 다이오드 메사 상부에만 존재하는 MTJ 메사(섬, 31')로 패터닝된다. MTJ 메사를 포위하는 공간은 피착 유전체(Si의 산화물 또는 질화물, 30)로 채워진다. 이 구조의 상부면은 CMP에 의해 평탄화되어 부드러운 표면(35)를 남긴다.
도 6a 및 6b는 다이오드 메사 및 MTJ 메사를 형성하기 위한 단일-단계 리쏘그래피 공정을 도시한다. 도 6a를 참조하면, Si 다이오드층을 포함하는 2개의 층은 (웨이퍼 접합 이후 불순물 주입에 의해 형성된) 2'층과 (접합 이전에 불순물 주입된 웨이퍼(4) 내로의 불순물 주입에 의해 형성된) 3층이다. 도 6a에서, 이들 Si 다이오드층(2', 3)은 전체 웨이퍼(17)을 통해 원래의 형태를 유지(intact)한다. 그 다음, 저저항 접촉부 및 반응/확산 장벽을 위해, 장벽/접촉층(예를 들어, Ti/TiN)이 층(2') 위에 피착되고 어닐링된다. 그 다음, MTJ 스택(31)이 씨드층(33)과, Ti 또는 TiN 또는 TaSiN과 같은 접촉층(3)을 포함한 전체 웨이퍼 상에 피착된다.
이 공정에서, 전체 MTJ 스택 및 Si층은 하나의 리쏘그래픽 마스크 단계를 사용하되 서로 다른 RIE 에칭 화학제를 사용하여 패터닝될 것이다. 얇은 자성층들은이온 빔 에칭을 사용하여 에칭될 것이다.
도 6b를 참조하면, MTJ 메사(섬, 31')는 금속 RIE 화학제(Cl 계열)를 사용하여 에칭될 수도 있다. 그 다음, Si RIE 화학제(F 계열)를 사용하여 다이오드 메사가 에칭되어 Si 층(2' 및 3')를 메사(섬) 형태로 남겨둔다. 이들 Si(다이오드) 메사는 금속 비아(13)와 오옴 접촉을 이룬다. 이들 MTJ 메사(31)과 Si 다이오드 메사를 포위하는 공간은 피착 유전체(30, Si의 산화물 또는 질화물)으로 채워진다. 이 구조의 상부면은 CMP에 의해 접촉층(34)까지 평탄화되어 부드러운 표면(35)를 남긴다. (도시되지 않은) 상부 도전체, 즉, 비트 라인은 상부 표면(35) 상에 형성된다.
도 7은, 표면(51)에서 제1 웨이퍼(55)에 접착되기 이전에 제2 (호스트) 웨이퍼 내에 형성되는 비아(53)과 같은 각각의 비아 또는 다른 도전 영역에 제조될 수 있는 듀얼 게이트 트랜지스터를 도시하고 있다. 도시된 바와 같이, 박막 와이어 도전체(54)도 역시 웨이퍼(52) 상에 형성되며 표면(51)로 연장되는 비아(53)에 접속된다. 양호하게는, 비아(53) 및 도전체(54)는 도핑된 폴리-Si, W, Ta, 또는 다른 내화성 금속으로 구성된다. 도 8의 듀얼 게이트 트랜지스터 구조를 위해, 비아(53)은 트랜지스터의 하부 게이트를 형성한다.
도 7에 도시된 바와 같이, 표면(51)에서 제2 웨이퍼(52)에 접착된 제1 웨이퍼(55)는 얇은 유전체(예를 들어, SiO2)층(56), 얇은 Si층(57), 및 얇은 제2 유전체층(58)을 포함한다. 이들 세층(56, 57, 및 58)은 제2 웨이퍼(52)로의 접착이후에 제1 웨이퍼(55)로부터 (예를 들어, smartCut 방법에 의해) 절삭되었다. 도시된 바와 같이, (유전체층(58)에 에칭된 개구를 통한) 이온 주입 또는 다른 도핑 공정에 의해 Si층(75)내에 소스 및 드레인 영역(60a, 60b)가 형성되어 이들간에 채널 영역(59)를 형성하였다. 금속 또는 폴리-Si와 같은 도전체로 충전된 비아(61)는 박막 금속 와이어(62)로부터 아래로 연장되어 소스 및 드레인 영역(60a, 60b)와 접촉한다. 박막 금속 와이어(64)로부터 채널 영역(59)를 향해 연장되는 도전체로 충전된 비아(63)은 듀얼 게이트 트랜지스터 구조의 상부 게이트로서 역할한다. 이 구조에서, 유전체층(56, 58)은 게이트(53, 63)으로부터 채널(59)를 격리시키는 역할을 한다. 유전체 필드 산화물(65)는 도 7의 상술한 도전성 요소를 포위하며 구조적 지지를 제공한다.
이해하기 쉽도록 본 발명이 양호한 실시예를 참조하여 기술되었지만, 당업자는 첨부된 청구범위에 의해 제한되는 본 발명의 정신과 영역으로부터 벗어나지 않고 다양한 방식으로 구현될 수 있다는 것을 이해할 것이다.
도전성 확산 장벽 물질을 사용하여 비아를 충전시킴으로써, 워드라인을 포함하는 금속과 Si 다이오드간의 고체 상태 반응을 방지함으로써 더욱 신뢰성이 있는 구조를 제공하며, 본 발명의 확산 장벽 구조를 이용하여, 워드라인을 형성하기 위해 Cu 및 Al을 포함하는 더 높은 전도도의 금속을 사용할 수 있으며, 더 큰 규모의 메모리 어레이가 만들어질 수 있다.

Claims (18)

  1. 마이크로전자 소자 어레이를 형성하는 방법에 있어서,
    a) 반도체 물질로 된 제1 웨이퍼의 제1 표면을 통해 상기 제1 웨이퍼 내부의 선택된 깊이에 있는 평면 영역(planar region)으로 이온－상기 이온은 수소 및 불활성 기체(noble gas)로부터 선택된 원소의 이온임－을 주입하여 제1 웨이퍼를 준비하는 단계와,
    b) 반도체 물질로 된 제2 웨이퍼－상기 제2 웨이퍼는 제2 표면을 갖는 유전체 물질층을 가지며 서로 전기적으로 절연된 금속 도전체 패턴이 상기 층 내에 배치되며, 상기 금속 도전체는 상기 제2 표면으로 연장되어 상기 제2 표면에서 노출되어 있는 격리된(space aparted) 도전 영역을 포함함－를 준비하는 단계와,
    c) 상기 제1 웨이퍼를 상기 제2 웨이퍼 위에 위치시키되, 상기 제1 웨이퍼의 상기 제1 표면이 상기 제2 표면 및 상기 제2 표면에 노출된 상기 도전체 영역과 나란하게 부착하여 전기적으로 접촉하도록하는 단계와,
    d) 상기 제1 웨이퍼의 상기 평면 영역을 따라 파쇄(fracture)를 유도하여 상기 제1 웨이퍼의 반도체층이 상기 제1 표면과 상기 평면 영역에 형성된 파쇄면사이에 정의/한정되도록 남겨두는 단계
    를 포함하는 마이크로전자 소자 어레이를 형성하는 방법.
  2. 제1항에 있어서, 단계 a)는 상기 금속 도전체의 상기 각각의 도전 영역 위에 있는 상기 반도체층에 반도체 장치를 형성하는 단계를 더 포함하는 마이크로전자 소자 어레이를 형성하는 방법.
  3. 제2항에 있어서, 상기 마이크로전자 소자는 자기저항 기억 소자(magnetoresistive memory element)이며, 상기 방법은 상기 금속 도전체의 상기 각각의 도전 영역 위에 있는 상기 반도체층과 전기적으로 접촉하는 MTJ(Magnetic Tunnel Junction) 구조를 형성하는 단계를 더 포함하는 마이크로전자 소자 어레이를 형성하는 방법.
  4. 제3항에 있어서, 상기 반도체 장치는 다이오드이며 상기 자기저항 기억 소자는 상기 다이오드와 전기적으로 접촉하는 마이크로전자 소자 어레이를 형성하는 방법.
  5. 제4항에 있어서, 상기 자기저항 기억 소자는 MTJ 구조를 포함하는 마이크로전자 소자 어레이를 형성하는 방법.
  6. 제1항에 있어서, 단계 a)는 상기 금속 도전체의 상기 도전 영역 위에 놓이는 위치에서 상기 반도체층에 전계 효과 트랜지스터를 형성하는 단계를 더 포함하며, 상기 도전 영역들 각각은 상기 전계 효과 트랜지스터의 제1 게이트 전극의 역할을 하는 마이크로전자 소자 어레이를 형성하는 방법.
  7. 제6항에 있어서, 단계 a)는 단계 c) 이전에 상기 제1 웨이퍼의 상기 제1 표면 상에 제1 산화물층을 형성하는 단계를 더 포함하는 마이크로전자 소자 어레이를 형성하는 방법.
  8. 제7항에 있어서, 상기 파쇄면상에 제2 산화물층을 형성하는 단계를 더 포함하는 마이크로전자 소자 어레이를 형성하는 방법.
  9. 제8항에 있어서, 제2 게이트 전극은 각각의 상기 전계 효과 트랜지스터 위의 상기 제2 산화물층 위에 놓이는 마이크로전자 소자 어레이를 형성하는 방법.
  10. 제9항에 있어서, 각각의 상기 도전 영역은 금속-충전 비아(metal-filled via)인 마이크로전자 소자 어레이를 형성하는 방법.
  11. 마이크로전자 소자 어레이에 있어서,
    a) 반도체 물질로 된 기판과,
    b) 하부면은 상기 기판과 접촉하고 상부면은 상기 기판과 이격되어 인접해 있는 유전체 물질로된 하부층과
    c) 유전체 물질로된 상기 하부층 내에 배치된 서로 전기적으로 격리된 금속 도전체 패턴－상기 금속 도전체는 상기 하부층의 상기 상부면으로 연장되는 복수개의 격리된 도전 영역을 포함함－과
    d) 그 하부면이 상기 하부층의 상기 상부면에 접촉하여 접착된 유전체 물질로 된 상부층과
    e) 유전체 물질로된 상기 상부층 내에 배치된 지향성 단결정 그레인 모노크리스탈 반도체 물질(oriented single crystal grain monocrystalline semiconductor material)의 복수개의 노드－각각의 노드는 상기 하부층의 상기 상부면에서 상기 도전 영역들중 하나에만 전기적으로 접촉함－
    을 포함하는 마이크로전자 소자 어레이.
  12. 제11항에 있어서, 상기 노드들 각각은 반도체 장치를 포함하는 마이크로전자 소자 어레이.
  13. 제11항에 있어서, 상기 노드들 각각은 다이오드를 포함하는 마이크로전자 소자 어레이.
  14. 제13항에 있어서, 상기 마이크로전자 소자는 자기저항 기억 소자들을 포함하며, 상기 자기저항 기억 소자들 각각은 상기 다이오드 및 MTJ 구조를 포함하는 마이크로전자 소자 어레이.
  15. 제12항에 있어서, 상기 반도체 장치는, 상기 하부층의 상기 상부면에서 상기 도전 영역들중 하나와 접촉하는 제1 게이트 전극을 포함하는 전계 효과 트랜지스터인 마이크로전자 소자 어레이.
  16. 제12항에 있어서, 제1 절연층은 상기 상부층의 상부면 위에 배치되고 제2 절연층은 상기 하부층의 상기 상부면 위에 형성되며, 제2 게이트 전극이 각각의 전계 효과 트랜지스터 위의 상기 제1 절연층 상에 피착(deposit)되는 마이크로전자 소자 어레이.
  17. 제11항에 있어서, 상기 지향성 단결정 그레인 모노크리스탈 반도체 물질은 〈100〉 방향을 지향하는 마이크로전자 소자 어레이.
  18. 제11항에 있어서, 각각의 도전 영역은 전기 도전 물질로 채워진 비아(via)를 포함하는 마이크로전자 소자 어레이.
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