KR20010048980A - 에이치이엠티의 감마게이트 제조방법 - Google Patents
에이치이엠티의 감마게이트 제조방법 Download PDFInfo
- Publication number
- KR20010048980A KR20010048980A KR1019990053887A KR19990053887A KR20010048980A KR 20010048980 A KR20010048980 A KR 20010048980A KR 1019990053887 A KR1019990053887 A KR 1019990053887A KR 19990053887 A KR19990053887 A KR 19990053887A KR 20010048980 A KR20010048980 A KR 20010048980A
- Authority
- KR
- South Korea
- Prior art keywords
- resist
- resist pattern
- gamma gate
- pattern
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 25
- 238000011161 development Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 239000002184 metal Substances 0.000 description 8
- 238000000609 electron-beam lithography Methods 0.000 description 6
- 229910020776 SixNy Inorganic materials 0.000 description 3
- 229910020781 SixOy Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 3
- 239000004926 polymethyl methacrylate Substances 0.000 description 3
- 241001122767 Theaceae Species 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
- H01L21/28593—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T asymmetrical sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
본 발명은 저잡음 고속 정보통신용 GaAs 소자인 HEMTs(high electron mobility transistors) 의 감마게이트용 레지스트 패턴의 제조방법을 개시한다. 본 발명에 따른 감마게이트 제조방법은, GaAs 기판 상에 제 1 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 1 레지스트 패턴을 형성하는 단계, 및 상기 GaAs 기판 및 제 1 레지스트 패턴 상에 제 2 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 2 레지스트 패턴을 형성하는 단계를 구비하며, 상기 제 1 및 제 2 레지스트 패턴으로 덮이지 않은 상기 GaAs 기판의 부분을 상기 감마게이트의 발이 형성되는 영역으로 정의하고, 상기 제 1 레지스트 패턴으로 덮여 있지만 상기 제 2 레지스트 패턴으로는 덮이지 않은 상기 GaAs 기판의 부분을 상기 감마게이트의 머리가 형성되는 영역으로 정의한다.
Description
본 발명은 저잡음의 고속 정보통신용 GaAs 소자인 HEMTs(high electron mobility transistors)에 관한 것으로, 특히 HEMTs 용 감마게이트를 형성하기 위한 레지스트 패턴을 제조하는 방법 및 이러한 레지스트 패턴을 이용한 감마게이트 제조방법 및 구조에 관한 것이다.
감마게이트는 게이트 저항을 감소시키고 소자 잡음을 감소시키기 위하여 HEMTs 에 채용되고 있다.
종래에, 2 층 또는 3 층 구조를 갖는 레지스트를 형성하고, 각 층의 감응도의 차이에 의하여 게이트를 형성하는 기술이 알려져 있었다. 이렇게 형성된 게이트는 도 1g 에 도시된 바와 같이 게이트의 모양이 머리 부분(head)의 폭이 넓고 발 부분(footprint)의 폭이 좁다. 그 게이트의 모양이 티자이면 티게이트 (T-gate), 감마모양이면 감마게이트 (Γ-gate) 라고 불린다. 이러한 종래의 게이트 형성 기술은 미세한 디자인룰(design-rule)을 충족시키기 위하여 전자빔 리소그래피를 채용하고 있다.
이하에서, 도 1a 내지 1g 를 참조하여 종래의 티게이트를 형성하는 방법을 설명한다. 먼저, GaAs 웨이퍼 상에 PMMA 레지스트를 0.15 내지 0.2 ㎛ 두께로 도포한다 (도 1a). 그 위에 PMMA 레지스트보다 감응도가 큰 P(MMA/MAA) 레지스트를 0.6 ㎛ 두께로 도포한다 (도 1b). 도즈 변환법을 이용하여 도포된 레지스트를 노광한다 (도 1c). 도 1d 에 전자빔이 이층 레지스트 구조의 내부를 투과하는 과정이 도시되어 있다. 레지스트를 현상하여 티게이트 형성을 위한 패턴을 형성한다 (도 1e). 결과적인 구조 상에 게이트 금속막을 증착한다 (도 1f). 그 다음에 레지스트를 제거하여 감마게이트를 형성한다 (도 1g).
전술한 바와 같이, 이러한 종래의 방법은, 전자빔 리소그래피를 이용하기 때문에, 공정이 불균일하여 생산성이 저하되고, 고가의 장비로 인한 고비용의 문제가 있다. 또한, 상기한 종래의 방법은 장비 및 노광원의 해상도에 크게 의존하고 있었다.
따라서, 생산성 저하 등의 문제를 초래하는 전자빔 리소그래피를 이용하지 않고도 감마게이트를 형성할 수 있는 방법이 요구되고 있다.
본 발명은 전자빔 리소그래피 기술을 이용함으로 인한 상기한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 노광원이나 노광 장비의 종류에 관계없이 0.1 ㎛ 정도의 미세한 게이트 발(foot)과 임의의 크기의 게이트 머리(head)를 갖는 감마게이트를 위한 레지스트 패턴의 제조 방법을 제공하는 것이다. 특히 0.1 um 수준의 해상력을 제공할 수 없는 광리소그래피 즉, i-line, G-line을 소스로 하는 접촉형(contact type), 근접 노광형, 그리고 스텝퍼를 이용해서도 본 발명의 기술적 과제인 0.1 um 수준의 게이트 발과 그 이상의 게이트 머리 패턴을 갖는 감마게이트를 제공할 수 있다.
본 발명의 다른 목적은 HEMT 의 소자 잡음을 현저하게 감소시킬 수 있는 감마게이트의 제조 방법을 제공하는 것이다.
도 1a 내지 1g 는 종래의 전자빔 리소그래피를 이용한 감마게이트의 형성 공정을 도시하는 일련의 공정 단면도.
도 2a 내지 2e 는 본 발명의 일 실시예에 따른 감마게이트의 형성 공정을 도시하는 일련의 공정 단면도.
도 3a 내지 3g 는 본 발명의 다른 실시예에 따른 감마게이트의 형성 공정을 도시하는 일련의 공정 단면도.
도 4a 내지 4b 는 본 발명에 따른 감마게이트의 형성에 사용되는 노광 패턴의 평면도 및 이에 대응하는 감마게이트의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 전자빔
2 : P(MMA/MAA) 레지스트
3 : PMMA 레지스트
4, 15 : GaAs 기판
13, 20 : 게이트 금속
14 : 감마게이트 머리(head)
21 : 감마게이트 발(footprint)
10 : 1차 레지스트 패턴
11 : 2차 레지스트 패턴
12 : 리세스(recess)된 부위
30 : 1차 절연막 (SixNy, SixOy)
31 : 2차 절연막 (SixNy, SixOy)
32 : 1차 2차 절연막이 함께 증착된 부위
33 : 감마게이트 머리 하부
100 : 1차 노광 패턴
101 : 2차 노광 패턴
102 : 감마게이트의 머리(head)가 형성되는 영역
103 : 감마게이트 발(footprint)이 형성되는 영역
105 : 기판에 미리 형성된 오믹 패턴
상기한 목적은 본 발명의 일 실시예에 따른 저소음 고속 HEMT 의 감마게이트를 제조하는 방법에 의해 달성될 수 있는데, 이 제조 방법은 GaAs 기판 상에 제 1 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 1 레지스트 패턴을 형성하는 단계, 및 상기 GaAs 기판 및 제 1 레지스트 패턴 상에 제 2 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 2 레지스트 패턴을 형성하는 단계를 구비하며, 상기 제 1 및 제 2 레지스트 패턴으로 덮이지 않은 상기 GaAs 기판의 부분을 상기 감마게이트의 발이 형성되는 영역으로 정의하고, 상기 제 1 레지스트 패턴으로 덮여 있지만 상기 제 2 레지스트 패턴으로는 덮이지 않은 상기 GaAs 기판의 부분을 상기 감마게이트의 머리가 형성되는 영역으로 정의하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 레지스트 패턴을 형성하는 단계의 경화 공정은, 120 ℃ 이상에서 자외선을 조사하면서 수행되는 것을 특징으로 한다.
보다 바람직하게는, 상기 제 2 레지스트 패턴을 형성하는 단계의 현상 공정은, 상기 제 2 레지스트의 현상 각도가 89도 이하이고 네가티브 기울기(slope)를 가지는 것을 특징으로 한다.
또한 본 발명에 한 실시예에 따른 감마게이트 제조방법은, GaAs 기판 상에 절연막을 증착하는 단계와, 상기 절연막 상에 제 1 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 1 레지스트 패턴을 형성하는 단계, 상기 제 1 레지스트 패턴을 마스크로 하여 상기 절연막을 식각하고 상기 제 1 레지스트 패턴을 제거함으로써 절연막 패턴을 형성하는 단계, 및 상기 GaAs 기판 및 상기 절연막 패턴 상에 제 2 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 2 레지스트 패턴을 형성하는 단계를 구비하며, 상기 절연막 패턴 및 상기 제 2 레지스트 패턴으로 덮이지 않은 상기 GaAs 기판의 영역을 상기 감마게이트의 발이 형성되는 영역으로 정의하고, 상기 절연막 패턴으로는 덮여 있지만 상기 제 2 레지스트 패턴으로는 덮이지 않은 상기 GaAs 기판의 영역을 상기 감마게이트의 머리가 형성되는 영역으로 정의하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 레지스트 패턴을 형성하는 단계의 경화 공정은, 120 ℃ 이상에서 자외선을 조사하면서 수행되는 것을 특징으로 한다.
보다 바람직하게는, 상기 제 2 레지스트 패턴을 형성하는 단계의 현상 공정은, 상기 제 2 레지스트의 현상 각도가 89도 이하이고 네가티브 기울기(slope)를 가지는 것을 특징으로 한다.
또한, 본 발명에 따른 절연막이 감마게이트를 둘러싼 형태의 감마게이트 구조에 있어서, 상기 감마게이트 머리의 하단부를 둘러싼 절연막의 두께와 상기 감마게이트 머리의 앞 부분을 둘러싼 절연막의 두께가 서로 다르게 형성된 것을 특징으로 한다.
도면을 참조하여 기재된 이하의 상세한 설명으로부터 본원 발명의 상기한 목적 및 다른 목적, 특징 및 효과들을 명확히 이해할 수 있을 것이다.
이하에서, 도 2 내지 도 4 을 참조하여 본 발명을 상세히 설명한다.
도 2 는 본 발명의 일 실시예에 따른 감마게이트의 형성 방법을 도시하는 일련의 공정 단면도이다.
먼저, GaAs 기판 상에 노광원에 대응하는 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 1 레지스트 패턴(10)을 형성한다 (도 2a). 여기에서, 경화는 120 ℃ 이상에서 수행되며, 이와 동시에 UV 를 조사하여 제 1 레지스트 패턴이 흘러내리지 않도록 한다. 상기 레지스트와 동일하거나 또는 다른 임의의 레지스트를 다시 도포하고, 노광 및 현상한 후, 경화건조를 수행하여 제 2 레지스트 패턴(11)을 형성한다 (도 2b). 여기에서는, 특히 형상반전 레지스트를 사용하여 제 2 레지스트 패턴이 네거티브(negative) 단면을 갖도록 하는 것이 바람직하다. 또한, 상기 제 2 레지스트의 현상 각도를 89°이하인 네가티브 기울기(slope)로 하는 것이 바람직하다. 제 1 및 제 2 레지스트 패턴을 마스크로 하여 기판을 식각함으로써, 리세스(recess)를 형성한다 (도 2c). 결과적인 구조물 상에 게이트용 금속(13)을 증착한다 (도 2d). 마지막으로, 감마게이트가 형성될 부분의 금속을 제외한 나머지 부분의 금속과 제 1 및 제 2 레지스트 패턴을 제거하여 감마게이트(14)를 형성한다 (도 2e).
도 3 은 본 발명의 다른 실시예에 따른 감마게이트를 형성하는 방법을 도시하는 일련의 공정 단면도이다.
먼저, GaAs 기판 상에 절연막(30)을 증착하고, 그 위에 레지스트를 도포하고, 노광 및 현상하여 제 1 레지스트 패턴(10)을 형성한다 (도 3a). 여기에서, 상기 절연막(30)은 실리콘 질화물(SixNy) 또는 실리콘 산화물(SixOy)을 포함할 수 있다. 그 다음에, 제 1 레지스트 패턴(10)을 마스크로 절연막(30)을 식각하여 절연막 패턴(32)을 형성한다 (도 3b). 여기에서, 식각은 습식 또는 건식 식각 어느 것이든 무방하다. 다시 레지스트를 도포하고, 노광 및 현상하여 제 2 레지스트 패턴(11)을 형성한다 (도 3c). 이로써, 감마게이트가 형성될 영역과 모양이 정의된다. 여기에서, 상기 제 2 레지스트의 현상 각도를 89°이하인 네가티브 기울기(slope)로 하는 것이 바람직하다. 또한, 제 2 레지스트 패턴의 재료로서 형성반전 레지스트 또는 고 콘트라스트 레지스트(contrast resist)를 사용함으로써, 다음 단계에서 증착되는 게이트 메탈에 대한 리프트-오프(Lift-off)를 용이하게 할 수 있다. 다음으로, 절연막 패턴과 제 2 레지스트 패턴을 마스크로 하여 기판을 식각함으로써 기판에 리세스(12)를 형성한다 (도 3d). 결과적인 구조물 상에 게이트용 금속막(13)을 증착한다 (도 3e). 리프트-오프(lift-off) 공정을 수행함으로써, 감마게이트가 형성될 부분 이외의 금속막과 제 2 레지스트 패턴을 제거하여 감마게이트(14)를 형성한다 (도 3f). 결과적인 구조물 상에 절연막(31)을 다시 증착하여 절연막(31)이 감마게이트를 감싸도록 한다 (도 3g).
결과적인 구조에서, 감마게이트의 머리(head) 하부의 절연막(30)과 최종적으로 증착한 절연막(31)이 모도 증착된 절연막 부위인 "32"는 반드시 절연막 두께 두께에서 절연막 "30"과는 차이가 있다.
도 4a 는 본 발명에 따른 감마게이트를 형성하기 위한 노광 패턴의 평면도이고, 도 4b 는 이러한 패턴에 의해 형성된 감마게이트의 단면도이다.
도면 부호 100 은 제 1 레지스트 패턴의 형성 시에 레지스트가 노광되어 제거되는 영역의 패턴(노광 패턴)이고, 101 은 제 2 레지스트 패턴의 형성 시에 레지스트가 노광되어 제거되는 영역의 패턴 영역이다. 여기에서, 노광 패턴이 서로 중첩되는 부분, 즉, 도면 부호 103 으로 표시되는 부분은 감마게이트의 발(footprint)이 형성되는 영역을 한정하고, 도면 부호 101 로 표시되는 패턴의 나머지 부분(102)은 감마게이트의 머리(head)가 형성되는 영역을 한정한다.
상기 노광 패턴의 중첩되는 부분의 폭을 조절함으로써 감마게이트의 발(footprint)의 면적을 조절할 수 있고, 상기 '102" 노광 패턴의 폭을 조절함으로써 감마게이트의 머리(head)의 면적을 조절할 수 있게 된다.
결국, 본 발명에 따르면, 노광 장비의 정렬 정밀도에 따라 레지스트 패턴의 정확도를 제어할 수 있게 된다. 따라서, 노광원의 해상도에 관계없이 감마게이트의 발을 매우 미세한 디자인룰(design-rule)로 형성할 수 있게 된다. 또한, 마스크 패턴의 설계에 따라 감마게이트의 머리(head)의 면적을 충분히 크게 할 수 있으므로 종래보다 소자의 잡음을 현저히 감소시킬 수 있게 된다.
해상력이 우수한 전자빔 리소그래피만을 사용하지 않고, 광학적 노광 방식이나 기타 다른 노광 방식 및 임의의 노광원에 의해서도 감마게이트를 형성할 수 있는 레지스트 패턴을 제조할 수 있게 된다. 즉, I-line(365 nm), KrF(248 nm), ArF(193 nm) e-beam, 또는 X-ray 등 임의의 광원과 스텝퍼, 근접노광기(proximity aligner), 또는 접촉 노광기(contact aligner 등의 임의의 노광법으로 0.1um 수준의 감마게이트 발(footprint)을 형성할 수 있다. 특히 0.1um 수준의 해상력을 갖지 않은 광학적인 방법에 의해서 본 발명을 적용시킬 경우 매우 유용한 결과를 얻을 수 있다.
상기한 본 발명에 따르면, 노광원의 종류나 노광 장비 또는 노광 방법에 관계없이 HEMT 의 감마게이트를 형성하기 위한 레지스트 패턴을 제조할 수 있으며, 레지스트 패턴의 설계에 의해서 임의의 노광원 및 임의의 노광 장비로 HEMT의 감마게이트를 형성할 수 있게 된다. 또한, 감마게이트의 머리의 면적을 충분히 크게 형성할 수 있으므로, 소자 잡음이 현저하게 감소된 HEMT를 제조할 수 있게 된다.
Claims (7)
- GaAs 기판 상에 제 1 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 1 레지스트 패턴을 형성하는 단계, 및상기 GaAs 기판 및 제 1 레지스트 패턴 상에 제 2 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 2 레지스트 패턴을 형성하는 단계를 구비하며,상기 제 1 및 제 2 레지스트 패턴으로 덮이지 않은 상기 GaAs 기판의 부분을 상기 감마게이트의 발이 형성되는 영역으로 정의하고,상기 제 1 레지스트 패턴으로 덮여 있지만 상기 제 2 레지스트 패턴으로는 덮이지 않은 상기 GaAs 기판의 부분을 상기 감마게이트의 머리가 형성되는 영역으로 정의하는 것을 특징으로 하는 저소음 고속 HEMT 의 감마게이트 제조방법.
- 제 1 항에 있어서, 상기 제 1 레지스트 패턴을 형성하는 단계의 경화 공정은, 120 ℃ 이상에서 자외선을 조사하면서 수행되는 것을 특징으로 하는 감마게이트 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 레지스트 패턴을 형성하는 단계의 현상 공정은, 상기 제 2 레지스트의 현상 각도가 89도 이하이고 네가티브 기울기(slope)를 가지는 것을 특징으로 하는 감마게이트 제조방법.
- GaAs 기판 상에 절연막을 증착하는 단계와,상기 절연막 상에 제 1 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 1 레지스트 패턴을 형성하는 단계,상기 제 1 레지스트 패턴을 마스크로 하여 상기 절연막을 식각하고 상기 제 1 레지스트 패턴을 제거함으로써 절연막 패턴을 형성하는 단계, 및상기 GaAs 기판 및 상기 절연막 패턴 상에 제 2 레지스트를 도포하고, 노광 및 현상한 후, 경화시켜서 제 2 레지스트 패턴을 형성하는 단계를 구비하며,상기 절연막 패턴 및 상기 제 2 레지스트 패턴으로 덮이지 않은 상기 GaAs 기판의 영역을 상기 감마게이트의 발이 형성되는 영역으로 정의하고,상기 절연막 패턴으로는 덮여 있지만 상기 제 2 레지스트 패턴으로는 덮이지 않은 상기 GaAs 기판의 영역을 상기 감마게이트의 머리가 형성되는 영역으로 정의하는 것을 특징으로 하는 저소음 고속 HEMT 의 감마게이트 제조방법.
- 제 4 항에 있어서, 상기 제 1 레지스트 패턴을 형성하는 단계의 경화 공정은, 120 ℃ 이상에서 자외선을 조사하면서 수행되는 것을 특징으로 하는 감마게이트 제조방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 2 레지스트 패턴을 형성하는 단계의 현상 공정은, 상기 제 2 레지스트의 현상 각도가 89도 이하이고 네가티브 기울기(slope)를 가지는 것을 특징으로 하는 감마게이트 제조방법.
- 절연막이 감마게이트를 둘러싼 형태의 감마게이트 구조에 있어서, 상기 감마게이트 머리의 하단부를 둘러싼 절연막의 두께와 상기 감마게이트 머리의 앞 부분을 둘러싼 절연막의 두께가 서로 다르게 형성된 것을 것을 특징으로 하는 감마게이트 구조.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990053887A KR100348902B1 (ko) | 1999-11-30 | 1999-11-30 | 에이치이엠티의 감마게이트 제조방법 |
US09/498,322 US6635404B1 (en) | 1999-11-30 | 2000-02-04 | Structure and process method of gamma gate for HEMT |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990053887A KR100348902B1 (ko) | 1999-11-30 | 1999-11-30 | 에이치이엠티의 감마게이트 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010048980A true KR20010048980A (ko) | 2001-06-15 |
KR100348902B1 KR100348902B1 (ko) | 2002-08-14 |
Family
ID=19622727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990053887A KR100348902B1 (ko) | 1999-11-30 | 1999-11-30 | 에이치이엠티의 감마게이트 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6635404B1 (ko) |
KR (1) | KR100348902B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9166011B2 (en) | 2014-02-14 | 2015-10-20 | Electronics And Telecommunications Research Institute | Semiconductor device having stable gate structure and method of manufacturing the same |
KR20210062551A (ko) * | 2019-11-20 | 2021-05-31 | 네이셔널 치아오 텅 유니버시티 | 2 단계 포토리소그래피를 이용하여 짧은 게이트 길이를 갖는 트랜지스터를 제조하는 방법 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030093894A1 (en) * | 1999-02-23 | 2003-05-22 | Dugas Matthew P. | Double layer patterning and technique for making a magnetic recording head |
US6496328B1 (en) | 1999-12-30 | 2002-12-17 | Advanced Research Corporation | Low inductance, ferrite sub-gap substrate structure for surface film magnetic recording heads |
KR100523138B1 (ko) * | 2003-08-12 | 2005-10-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 인덕터 제조 방법 |
US8144424B2 (en) | 2003-12-19 | 2012-03-27 | Dugas Matthew P | Timing-based servo verify head and magnetic media made therewith |
JP2007536683A (ja) | 2004-05-04 | 2007-12-13 | アドバンスト・リサーチ・コーポレーション | 任意形状のギャップ・パターンのための集積型薄膜サブギャップ/サブ磁極構造、磁気記録ヘッド、及びその製造方法 |
US8003300B2 (en) * | 2007-04-12 | 2011-08-23 | The Board Of Trustees Of The University Of Illinois | Methods for fabricating complex micro and nanoscale structures and electronic devices and components made by the same |
US8652763B2 (en) * | 2007-07-16 | 2014-02-18 | The Board Of Trustees Of The University Of Illinois | Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same |
JP5035562B2 (ja) * | 2007-08-22 | 2012-09-26 | 信越化学工業株式会社 | パターン形成方法 |
US8068302B2 (en) | 2008-03-28 | 2011-11-29 | Advanced Research Corporation | Method of formatting magnetic media using a thin film planar arbitrary gap pattern magnetic head |
US8767331B2 (en) | 2009-07-31 | 2014-07-01 | Advanced Research Corporation | Erase drive system and methods of erasure for tape data cartridge |
KR101923968B1 (ko) | 2012-12-14 | 2018-12-03 | 한국전자통신연구원 | 트랜지스터 및 그 제조 방법 |
CN109116454B (zh) * | 2017-06-26 | 2020-08-11 | 清华大学 | 光栅的制备方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4943471A (en) * | 1986-05-20 | 1990-07-24 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | Patterned thin film and process for preparing the same |
US4700462A (en) | 1986-10-08 | 1987-10-20 | Hughes Aircraft Company | Process for making a T-gated transistor |
JPH0427113A (ja) * | 1990-04-23 | 1992-01-30 | Tadahiro Omi | レジスト処理装置、レジスト処理方法及びレジストパターン |
US5334542A (en) | 1991-11-27 | 1994-08-02 | Oki Electric Industry Co., Ltd. | Method of forming T-shaped electrode |
JPH0745816A (ja) * | 1993-07-27 | 1995-02-14 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH0888327A (ja) * | 1994-09-16 | 1996-04-02 | Fujitsu Ltd | 化合物半導体装置の製造方法、化合物半導体電界効果トランジスタ、およびヘテロ接合バイポーラトランジスタ |
JPH08279609A (ja) * | 1995-04-07 | 1996-10-22 | Fujitsu Ltd | 高電子移動度半導体装置 |
JPH09153608A (ja) * | 1995-09-28 | 1997-06-10 | Matsushita Electron Corp | 半導体装置の製造方法 |
KR0166864B1 (ko) * | 1995-12-18 | 1999-02-01 | 구자홍 | 티-게이트 제조방법 |
TW301061B (en) * | 1996-06-07 | 1997-03-21 | Ind Tech Res Inst | Manufacturing method of submicron T-type gate |
US6015991A (en) * | 1997-03-12 | 2000-01-18 | International Business Machines Corporation | Asymmetrical field effect transistor |
JPH1197670A (ja) * | 1997-09-19 | 1999-04-09 | Denso Corp | 半導体装置 |
US5940697A (en) * | 1997-09-30 | 1999-08-17 | Samsung Electronics Co., Ltd. | T-gate MESFET process using dielectric film lift-off technique |
US6159781A (en) * | 1998-10-01 | 2000-12-12 | Chartered Semiconductor Manufacturing, Ltd. | Way to fabricate the self-aligned T-shape gate to reduce gate resistivity |
-
1999
- 1999-11-30 KR KR1019990053887A patent/KR100348902B1/ko not_active IP Right Cessation
-
2000
- 2000-02-04 US US09/498,322 patent/US6635404B1/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9166011B2 (en) | 2014-02-14 | 2015-10-20 | Electronics And Telecommunications Research Institute | Semiconductor device having stable gate structure and method of manufacturing the same |
KR20210062551A (ko) * | 2019-11-20 | 2021-05-31 | 네이셔널 치아오 텅 유니버시티 | 2 단계 포토리소그래피를 이용하여 짧은 게이트 길이를 갖는 트랜지스터를 제조하는 방법 |
Also Published As
Publication number | Publication date |
---|---|
US6635404B1 (en) | 2003-10-21 |
KR100348902B1 (ko) | 2002-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6042975A (en) | Alignment techniques for photolithography utilizing multiple photoresist layers | |
KR100348902B1 (ko) | 에이치이엠티의 감마게이트 제조방법 | |
KR0174881B1 (ko) | T-게이트전극을 형성하기 위한 포토마스크 | |
KR960005864A (ko) | 미세패턴 형성방법 | |
JP3051817B2 (ja) | 半導体装置の製造方法 | |
KR0128827B1 (ko) | 위상반전마스크 제조방법 | |
US6566274B1 (en) | Lithography process for transparent substrates | |
JP3612533B2 (ja) | 半導体装置の製造方法 | |
KR0161917B1 (ko) | 반도체소자 제조방법 | |
JPH05206025A (ja) | 微細加工方法 | |
JP2610402B2 (ja) | 二重露光によるt形のゲートの製造方法 | |
KR100592765B1 (ko) | 반도체 소자의 티형 게이트 제조방법 | |
JPH0544169B2 (ko) | ||
KR100251993B1 (ko) | 티형 게이트 전도막 패턴 형성 방법 | |
US20020102469A1 (en) | Method for aligning a contact or a line to adjacent phase-shifter on a mask | |
US6514874B1 (en) | Method of using controlled resist footing on silicon nitride substrate for smaller spacing of integrated circuit device features | |
JP2746539B2 (ja) | 電界効果トランジスタのゲート形成方法とその形成領域の形成方法 | |
KR0155303B1 (ko) | 티-게이트 형성을 위한 투과율이 조절된 위상변환 마스크 및 그 제조방법 | |
JP2591639B2 (ja) | 半導体装置の製造方法 | |
KR0170479B1 (ko) | T-형 게이트 형성방법 | |
JP2712407B2 (ja) | 2層フォトレジストを用いた微細パターンの形成方法 | |
KR0135039B1 (ko) | T-게이트의 형성을 위한 포토마스크 | |
KR0144822B1 (ko) | 전계효과 트랜지스터의 t자형 게이트 형성방법 | |
KR0185654B1 (ko) | 초 고주파 트랜지스터의 주파수 특성을 개선하기 위한 금속 게이트 제조 방법 | |
JPH07240425A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070730 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |