KR100251993B1 - 티형 게이트 전도막 패턴 형성 방법 - Google Patents

티형 게이트 전도막 패턴 형성 방법 Download PDF

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Abstract

본 발명은 T형 게이트 전극을 얻기 위하여 전자빔에 대한 감도가 서로 다른 2층 레지스트 공정으로 게이트 전극을 형성할 때, 후방 산란으로 인하여 T형 게이트의 머리 부분이 손상되는 것을 방지하고, T형 게이트의 다리 부분을 미세한 선폭으로 조절할 수 있는 T형 게이트 전극 형성 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 2층의 레지스트를 노광시 게이트 머리 에지 부위에 더미 패턴을 노광 하여 게이트 머리의 전자빔 량을 보상할 수 있도록 한다.

Description

티형 게이트 전도막 패턴 형성 방법
본 발명은 2층의 레지스트를 사용하여 T형 게이트 전극을 형성하는 방법에 관한 것이다.
일반적으로, X밴드 이상의 고주파수를 사용하는 저잡음 수신기 및 전력증폭기, 밀리미터파 대역의 MMIC등 거의 모든 X밴드 이상 고속 소자는 높은 변조 동작을 위하여 짧은 게이트 폭(gate length)을 요구하고, 또한 게이트 저항을 줄여 잡음 특성을 개선하기 위하여 넓은 단면적의 게이트 전극 패턴이 동시에 요구되고 있으며 이를 만족시키기 위하여 그 단면의 모양이 알파벳 T의 형상을 하고 있는 게이트 전극을 형성한다. 이와 같은 T형 게이트 전극의 형성은 미세한 선폭(0.25㎛ 이하)을 요구하는 게이트 패턴을 형성하기 위한 리소그래피 방법의 해상력 부족으로 인해 현재까지 주로 전자빔 노광 방식을 이용한 패턴 형성 기술을 사용하고 있다. 이러한 공정은 전자빔에 대한 감도가 서로 다른 2층 구조의 레지스트를 이용하고 있는데, 하층에는 전자빔 감도가 낮은 PMMA, 상층에는 감도가 높은 MMA-MAA 레지스트를 사용하는 것이 일반적인 방법이다.
이와 같은 구조의 2층 레지스트를 사용할 경우, 같은 량의 전자빔 노광에도 레지스트의 감도가 달라, 2층 레지스트 현상 후 각각 레지스트 감도에 따른 선폭의 차이를 가져오기 때문에 현상 후 T형의 레지스트를 형성할 수 있게 되며, 후에 금속을 증착하고 2층레지스트를 제거하여 T형 게이트 전극을 얻을 수 있다.
이것은 T형 게이트 전극의 하부(이하 게이트 다리라 함)와 T형 게이트 전극의 상부(이하 게이트 머리라 함)의 전자빔 감도는 10배 정도의 노광량 차이를 필요하므로 기판에서의 후방 산란에 의하여 게이트 머리의 패턴이 먼저 감광되어, 게이트 머리의 적정 전자빔 량의 보상 없이 게이트 머리의 노광량이 정의된다. 즉 금속 증착을 위하여 게이트 머리는 수직의 패턴 혹은 역 삼각형의 레지스트 프로파일을 유지하여야 하므로 게이트 다리에서 산란되어 유입되는 전자량의 보상 없이 노광량이 주어진다. 게이트 머리 노광에 의한 전자 산란에 의하여, 게이트 다리에 산란 된 전자에 의하여 영향을 받는다. 이를 근접 효과라 하며, 이로 인하여 게이트 다리의 선폭을 미세하게 조절할 수 가 없는 문제점이 나타난다. 또한 게이트 다리에서 산란된 전자에 의하여 게이트 머리의 노광에 영향을 주는데 게이트 다리에서 거리에 따라 산란된 전자의 량이 가우시안 분포를 가지므로 현상 후 게이트 머리는 포지티브 프로파일을 갖는다.
그리고, 일반적으로 포토레지스트의 패턴 형성을 위한 리소그라피는 HMDS처리, 포토레지스트막의 회전 도포, 소프트 베이크 공정, 노광, 노광후 베이크 공정, 현상의 공정 단계를 거쳐 진행된다.
여기서 HMDS(hexamethydisilazane)막은 (CH3)3Si - NH - Si(CH3)3의 구조를 갖고 있으며, (CH3)3Si - NH - Si(CH3)3은 실리콘 기판에서는 Si과 산소가 화학적 반응을 일으키고, 포토레지스트막과는 (CH3)3이 물리적인 결합을 유발시켜 실리콘 기판과 포토레지스트간의 접착력을 향상시키는 공정이다.
또한 소프트 베이크 공정은 90℃내지 180℃에서 실시되며, 포토레지스트 내에 존재하는 80%내지 90%의 솔벤트를 열에너지에 의하여 증발시켜 고형의 포토레지스트 상태를 유지하기 위한 공정이다.
그리고, 노광 공정은 전자빔, DUV(Deep Ultra Violet)의 빛에너지에 포토레지스트를 노출시키는 공정으로, 포토레지스트의 광화학 반응을 선택적으로 일으키는 공정이다.
현상 공정은 빛에너지에 의하여 노광된 지역과 비노광된 지역간의 화학 반응을 이용하여 최종적으로 패턴 형상을 재현하는 공정이다.
도1a 내지 도1f는 종래의 반도체 소자의 게이트 전극 형성 방법을 나타내는 공정 단면도이고, 제2도는 종래의 반도체 소자의 게이트 전극 형성을 위한 마스크도를 각각 나타낸다.
먼저, 도1a에 도시된 바와 같이, 준비된 반절연 갈륨비소 기판(11)에 레지스트와의 접착력 향상을 위하여 HMDS(hexamethydisilazane)공정을 실시한다.
다음으로, 도1b에 도시된 바와 같이, HMDS(hexamethydisilazane)공정이 완료된 웨이퍼 상부에 PMMA레지스트(12)를 도포한 후, 베이킹 공정을 실시한다.
여기서 PMMA레지스트(12)는 탄소가 주성분인 고분자 체인의 결합으로 이루어져 있으며, 전자빔 노광에 의하여 결합된 체인이 절단되어 저 분자량의 폴리머가 형성되어 현상액(솔벤트계 용제)에 쉽게 녹아 패턴이 형성된다. 현상 속도는 저분자량에서 빠르며, 분자량이 커짐에 따라 느려진다. 전자빔 노광후 유리 전이 온도에서 열처리를 수행하면, 비노광 영역에서 분자량이 큰 쪽에서 차례로 분자량의 크기에 따라 확산이 일어나며, 이러한 분자량이 같은 분자끼리 서로 뭉치는 성질을 이용하여 불균일한 노광 조건에서도 쉽게 미세한 게이트를 형성 할 수 있다.
다음으로, 도1c에 도시된 바와 같이, 감도가 뛰어난 MMA-MAA레지스트(13)를 도포하여 2층레지스트 구조를 형성한다.
다음으로, 도1d에 도시된 바와 같이, 도2에 도시된 노광 마스크(201, 202)를 이용한 노광 공정 및 현상 공정을 실시한다.
다음으로, 도1e에 도시된 바와 같이, 금속막(14)을 형성한후, 도1f에 도시된 바와 같이, 잔류 레지스트(13, 12)를 모두 제거하여 T형의 게이트 전극(14)을 형성한다.
전술한 바와 같은 공정시, 2층레지스트의 T형 패턴 형성에 있어서 PMMA와 MMA-MAA 레지스트(12, 13)는 전자빔 감도는 10배 정도의 노광량의 차이를 나타나며, 게이트 다리 노광시 기판에서의 후방 산란에 의하여 게이트 다리에 근접한 게이트 머리의 패턴이 먼저 감광되어, 게이트 머리의 적정 전자빔 량에 관계없이 게이트 머리가 정의된다. 또한 금속 증착을 위하여 게이트 머리는 수직의 패턴 혹은 역 삼각형의 레지스트 프로파일을 유지하여야 하므로 게이트 다리에서 산란되는 량에 관계없이 노광량이 주어진다. 이로 인하여 게이트 다리의 선폭을 미세하게 조절할 수 가 없는 문제점이 나타난다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, T형 게이트 전극을 얻기 위하여 전자빔에 대한 감도가 서로 다른 2층레지스트 공정으로 게이트 전극을 형성할 때, 후방 산란으로 인하여 T형 게이트의 머리 부분이 손상되는 것을 방지하고 미세한 게이트 다리를 얻을 수 있는 T형 게이트 전극을 갖는 반도체 소자의 제조 방법을 제공함을 그 목적으로 한다.
도1a 내지 도1f는 종래기술에 따른 T형의 게이트 전극 형성 방법을 나타내는 공정 단면도.
도2는 종래기술에 따른 T형 게이트 전극 마스크의 평면도.
도3a 내지 도3f는 본 발명의 일실시예에 따른 T형 게이트 전극 형성 방법을 나타내는 공정 단면도.
도4는 본 발명의 일실시예에 따른 T형 게이트 전극 마스크의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반절연 갈륨비소 기판
32 : PMMA레지스트
33 : MMA-MAA레지스트
34 : 금속막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 제조 방법은, 기판 상부에 제1레지스트와 상기 제1레지스트보다 노광빛에 대한 감도가 높은 제2레지스트를 도포하는 단계; 상기 제2 및 제1레지스트가 T형 골 형상의 오픈부를 갖도록, T형 골을 형성하기 위한 패턴 및 상기 패턴의 에지에 형성되어 전자빔량을 보상하기 위한 더미 패턴을 갖는 마스크를 사용하여 베이킹 공정을 포함하는 노광 및 현상 공정을 실시하는 단계; 상기 T형 골에 전도막을 형성하는 단계; 및 잔류 제1레지스트 및 제2레지스트를 제거하는 단계를 포함하여 이루어진다.
본 발명은 2층레지스트의 프로파일을 개선하는 공정 방법에 관한 것으로 게이트 머리 주위에 가상의 패턴을 노광함으로서 게이트 머리의 외각의 프로파일을 수직 혹은 역삼각형의 형태로 개선할 수 있도록 하였다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 T형 게이트 전극 형성 방법을 나타내는 공정 단면도이고, 제4도는 본 발명의 일실시예에 따른 T형 게이트 전극 의 마스크 평면도를 각각 나타낸다.
먼저, 도3a에 도시된 바와 같이, 준비된 반절연 갈륨비소 기판(31)에 레지스트와의 접착력 향상을 위하여 HMDS(hexamethydisilazane)공정을 실시한다.
다음으로, 도3b에 도시된 바와 같이, HMDS(hexamethydisilazane)공정이 완료된 웨이퍼 상부에 PMMA레지스트(32)를 도포한 후, 베이킹 공정을 실시한다.
다음으로, 도3c에 도시된 바와 같이, 감도가 뛰어난 MMA-MAA레지스트(33)를 도포하여 2층레지스트 구조를 형성한다.
다음으로, 도3d에 도시된 바와 같이, 도4에 도시된 노광 마스크(400)를 이용한 베이킹 공정을 포함하는 노광 공정 및 현상 공정을 실시하여 T형 골을 형성한다. 여기서, 마스크(400)상에 형성된 패턴은 T형 게이트 다리 형성을 위한 패턴(401)과, T형 게이트 머리 형성을 위한 패턴(402), 및 상기 패턴(402)의 에지에 형성되어 패턴을 웨이퍼에 전달하지 않으면서 게이트 머리 부위의 전자빔량을 보상하여 주는 더미 패턴(403)으로 이루어진다. 여기서, 노광후에 PMMA레지스트 유리 전이 온도에서 베이킹을 수행하여 미세한 게이트 선폭을 쉽게 얻을 수 있다.
다음으로, 도3e에 도시된 바와 같이, 금속막(34)을 형성한후, 도3f에 도시된 바와 같이, 잔류 레지스트(33, 32)를 모두 제거하여 T형의 게이트 전극(34)을 형성한다.
본 발명에서는 게이트 다리의 선폭을 미세하게 조절하는 방법으로 게이트 다리에서 산란되는 전자량을 고려하여 게이트 머리의 노광량을 결정하고 후 공정의 금속 증착을 위하여 레지스트 프로파일을 수직으로 유지하기 위하여 게이트 머리의 외각에 패턴이 형성되지 않은 가상의 패턴을 노광하여 게이트 머리의 전자빔 량을 보상할 수 있도록 가상의 패턴을 노광해 주는 방법이다. 이러한 방법은 게이트 다리의 미세한 선폭의 조절이 가능하며, 후 공정에서(금속 증착) 요구되는 게이트 머리의 수직의 레지스트 프로파일을 동시에 만족할 수 있는 공정 방법이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, T형 게이트 전극을 얻기 위하여 전자빔에 대한 감도가 서로 다른 2층레지스트 공정으로 게이트 전극을 형성할 때, 후방 산란으로 인하여 T형 게이트의 머리 부분이 손상되는 것을 방지하기 위하여 미해상 패턴을 게이트 머리의 외각에 노광하여 2층레지스트의 프로파일을 수직 혹은 역삼각형의 형태로 개선하고, 노광후에 PMMA레지스트 유리 전이 온도에서 베이킹을 수행하여 미세한 게이트 선폭을 얻을 수 있어 결과적으로 소자의 수율을 증가시킨다.

Claims (3)

  1. 기판 상부에 제1레지스트와 상기 제1레지스트보다 노광빛에 대한 감도가 높은 제2레지스트를 도포하는 단계;
    상기 제2 및 제1레지스트가 T형 골 형상의 오픈부를 갖도록, T형 골을 형성하기 위한 패턴 및 상기 패턴의 에지에 형성되어 전자빔량을 보상하기 위한 더미 패턴을 갖는 마스크를 사용하여 베이킹 공정을 포함하는 노광 및 현상 공정을 실시하는 단계;
    상기 T형 골에 전도막을 형성하는 단계; 및
    잔류 제1레지스트 및 제2레지스트를 제거하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 더미 패턴은 상기 T형 골을 형성하기 위한 패턴 크기보다 크게 형성하여 공정 하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 베이킹 공정은 상기 제2레지스트의 전이 온도에서 실시하는 반도체 소자의 제조 방법.
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