KR20010038155A - 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 스토리지전극의 표면적을 넓히어 캐패시터의 용량을 증대시킬 수 있는 캐패시터 형성방법에 관한 것이다.
본 발명의 캐패시터 형성방법은 반도체기판 상에 제 1절연막을 형성하는 공정과, 제 1절연막 상에 기판의 액티브영역을 노출시키는 콘택홀 및 콘택홀을 채우도록 도전막을 형성하는 공정과, 제 1절연막 상에 이 후 형성될 스토리지전극폭 만큼 노출시키며 도전막의 일부를 덮도록 패턴식각된 제 2절연막을 형성하는 공정과, 제 2절연막 상에 도전막 및 제 2절연막을 덮도록 제 1다결정실리콘층을 형성하는 공정과, 제 1다결정실리콘층을 에치백함으로써 더블컵타입의 스토리지전극을 형성하는 공정과, 제 2절연막을 제거하는 공정과, 스토리지전극 상에 유전체층 및 캐패시터의 플레이트전극으로 사용될 제 2다결정실리콘층을 순차적으로 형성하는 공정을 구비한 것이 특징이다.
상기 특징을 갖는 본 발명에서는 두 개의 컵 형상의 구조(double-cup type)가 하나의 스토리지전극을 이룸에 따라, 스토리지전극의 표면적이 증가되어 캐패시터의 용량이 증대된다.
따라서, 본 발명에서는 스토리지전극의 높이나 폭을 계속해서 확장시킬 필요가 없으므로,그에 따른 스토리지전극의 쓰러짐 현상을 방지가능하고, 또한, 외관 상 안정적인 잇점이 있다.
Description
본 발명은 캐패시터 형성방법에 관한 것으로, 특히, 스토리지전극의 표면적을 넓히어 캐패시터의 용량을 증대시킬 수 있는 캐패시터 형성방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다.
축전 밀도를 증가시키기 위해서는 적층(stacked) 또는 트렌치(trench) 등의 방법을 이용하여 캐패시터를 3차원 구조로 형성하거나, 또는, 산화탄탈늄(Ta2O5) 등의 고유전물질로 유전체를 형성하는 방법이 있다.
상기 적층구조를 갖는 캐패시터는 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 이 적층구조를 갖는 캐패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.
도 1은 종래기술에 따른 캐패시터의 스토리지전극을 입체적으로 도시한 도면이고, 도 2a 내지 도 2d는 종래기술에 따른 캐패시터의 제조공정 단면도이다.
도 2a와 같이, 반도체기판(100) 상에 제 1산화막(102)을 형성한 후에, 디램(DRAM)의 액티브영역(active area)(미도시)과 연결되는 콘택홀(c1)을 형성한다.
이 후, 반도체기판(100) 상에 다결정실리콘을 증착한 후, 기판 표면이 노출되는 시점까지 에치백(etch back)하여 콘택홀(c1)을 채우는 도전막(104)을 형성한다.
도 2b와 같이, 반도체기판(100) 상에 질화막(106) 및 제 2산화막(108)을 순차적으로 형성한다. 제 2산화막(108)은 이 후에 형성될 캐패시터의 스토리지전극 높이(height)(h1)에 해당되므로, 이를 고려하여 적정두께만큼 형성한다.
그리고 제 2산화막(108) 상에 감광막을 도포한 후, 노광 및 현상하여 스토리지전극 폭(width)(w1)만큼 노출시키는 감광막패턴(110)을 형성한다.
도 2c와 같이, 감광막패턴을 마스크로 하여 도전막(104) 및 제 1산화막(102)이 노출되는 시점까지 제 2산화막(108) 및 질화막(106)을 식각함으로써 제 1, 제 2절연패턴(108a)(106a)을 각각 형성한다.
이 후, 감광막패턴을 제거한다.
그리고 제 1절연패턴(108a) 상에 도전막(104) 및 제 1산화막(102)을 덮도록 제 1다결정실리콘층(114)을 형성한다.
도 2d와 같이, 제 1다결정실리콘층을 에치백함으로써 캐패시터의 스토리지전극(120)을 형성한다.
종래의 캐패시터의 스토리지전극(120)은 도 1과 같이, 컵타입(cup type)으로, 제 1산화막(102)을 통해 디램(DRAM)의 액티브영역(active area)(미도시)과 연결되어 있다.
이 후, 제 1절연패턴(108a)과 제 2절연패턴(106a)을 제거한다.
그리고 캐패시터의 스토리지전극(120)을 덮도록 유전체층(122)을 형성한 후, 그 상부에 플레이트전극으로 이용되는 제 2다결정실리콘층(124)을 형성한다.
그러나, 종래의 기술에서는 캐패시터의 용량을 증대시키기 위해 스토리지전극의 높이 및 폭을 계속해서 확장시킴에 따라, 스토리지전극이 쓰러져 공정 불량을 유발시키는 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 스토리지전극 구조를 안정하게 유지시키면서 캐패시터의 용량을 증가시킬 수 있는 캐패시터 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 캐패시터 형성방법은 반도체기판 상에 제 1절연막을 형성하는 공정과, 제 1절연막 상에 기판의 액티브영역을 노출시키는 콘택홀 및 콘택홀을 채우도록 도전막을 형성하는 공정과, 제 1절연막 상에 이 후 형성될 스토리지전극폭 만큼 노출시키며 도전막의 일부를 덮도록 패턴식각된 제 2절연막을 형성하는 공정과, 제 2절연막 상에 도전막 및 제 2절연막을 덮도록 제 1다결정실리콘층을 형성하는 공정과, 제 1다결정실리콘층을 에치백함으로써 더블컵타입의 스토리지전극을 형성하는 공정과, 제 2절연막을 제거하는 공정과, 스토리지전극 상에 유전체층 및 캐패시터의 플레이트전극으로 사용될 제 2다결정실리콘층을 순차적으로 형성하는 공정을 구비한 것이 특징이다.
도 1은 종래기술에 따른 캐패시터의 스토리지전극을 입체적으로 도시한 도면이고,
도 2a 내지 도 2d는 종래기술에 따른 캐패시터의 제조공정 단면도이다.
도 3은 본 발명에 따른 캐패시터의 스토리지전극을 입체적으로 도시한 도면이고,
도 4a 내지 도 4d는 본 발명에 따른 캐패시터의 제조공정 단면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 108, 202, 208. 산화막
104, 204. 도전막 106, 206. 질화막
114, 124, 214, 224. 다결정실리콘층
122, 222. 유전체층 c1, c2. 콘택홀
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 3은 본 발명에 따른 캐패시터의 스토리지전극을 입체적으로 도시한 도면이고, 도 4a 내지 도 4d는 본 발명에 따른 캐패시터의 제조공정 단면도이다.
도 4a와 같이, 반도체기판(200)에 제 1산화막(202)을 형성한 후, 디램의 액티브영역(미도시)과 연결되는 콘택홀(c2)을 형성한다.
이 후, 제 1산화막(202) 상에 다결정실리콘을 증착한 후, 기판(200)이 노출되는 시점까지 식각하여 도전막(204)을 형성한다.
도 4b와 같이, 제 1산화막(202) 상에 질화막(206) 및 제 2산화막(208)을 순차적으로 형성한다. 제 2산화막(208)의 두께는 이 후 형성될 스토리지전극의 높이(h2)에 해당되므로, 이를 고려하여 적정두께만큼 형성한다.
그리고 제 2산화막(208) 상에 감광막을 도포한 후, 스토리지전극 폭(width)(w2) 만큼 노출시키고 도전막(204)의 일부를 덮도록 패턴식각하여 마스크패턴(220)을 형성한다.
도 4c와 같이, 마스크패턴(220)을 마스크로 하여 제 1산화막(202) 및 도전막9204)이 이 노출되는 시점까지 제 2산화막(208) 및 질화막(206)을 식각함으로써 각각의 제 1, 제 2절연??턴(208a)(206a)을 형성한다.
이 후, 마스크패턴(220)을 제거한다.
제 1절연패턴(208a) 상에 제 1산화막(202) 및 도전막(204)을 덮도록 제 1다결정실리콘층(214)을 형성한다.
도 4d와 같이, 제 1다결정실리콘층을 에치백하여 본 발명의 스토리지전극(220)을 형성한다.
본 발명의 스토리지전극(220)은 도 3과 같이, 더블컵타입(double-cup type)으로, 제 1산화막(202)을 통해 디램의 액티브영역(미도시)과 연결되어 있다.
본 발명에서는 두 개의 컵 형상의 구조가 하나의 스토리지전극(220)을 이룬다.
따라서, 본 발명에서는 하나의 컵형상을 갖는 스토리지전극에 비해 표면적이 증가된다.
이 후, 제 1절연패턴(208a)과 제 2절연패턴(206a)을 제거한다.
그리고 캐패시터의 스토리지전극(220)을 덮도록 유전체층(222)을 형성한 후, 그 상부에 플레이트전극으로 이용되는 제 2다결정실리콘층(224)을 형성한다. 유전체층(222)으로는 Si2N6, NO 등이 이용된다.
상술한 바와 같이, 본 발명에서는 두 개의 컵 형상의 구조(double-cup type)가 하나의 스토리지전극을 이룸에 따라, 스토리지전극의 표면적이 증가되어 캐패시터의 용량이 증대된다.
따라서, 본 발명에서는 스토리지전극의 높이나 폭을 계속해서 확장시킬 필요가 없으므로,그에 따른 스토리지전극의 쓰러짐 현상을 방지가능하고, 또한, 외관 상 안정적인 잇점이 있다.
Claims (2)
- 반도체기판 상에 제 1절연막을 형성하는 공정과,상기 제 1절연막 상에 상기 기판의 액티브영역을 노출시키는 콘택홀 및 상기 콘택홀을 채우도록 도전막을 형성하는 공정과,상기 제 1절연막 상에 이 후 형성될 스토리지전극폭 만큼 노출시키며 상기 도전막의 일부를 덮도록 패턴식각된 제 2절연막을 형성하는 공정과,상기 제 2절연막 상에 상기 도전막 및 상기 제 2절연막을 덮도록 제 1다결정실리콘층을 형성하는 공정과,상기 제 1다결정실리콘층을 에치백함으로써 더블컵타입의 스토리지전극을 형성하는 공정과,상기 제 2절연막을 제거하는 공정과,상기 스토리지전극 상에 유전체층 및 캐패시터의 플레이트전극으로 사용될 제 2다결정실리콘층을 순차적으로 형성하는 공정을 구비한 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제 1절연막으로는 산화막을 형성하고,상기 제 2절연막으로는 질화막과 산화막을 순차적으로 형성한 것이 특징인 캐패시터 형성방법.
Priority Applications (1)
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| KR1019990046026A KR20010038155A (ko) | 1999-10-22 | 1999-10-22 | 캐패시터 형성방법 |
Applications Claiming Priority (1)
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| KR1019990046026A KR20010038155A (ko) | 1999-10-22 | 1999-10-22 | 캐패시터 형성방법 |
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| KR20010038155A true KR20010038155A (ko) | 2001-05-15 |
Family
ID=19616487
Family Applications (1)
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| KR1019990046026A KR20010038155A (ko) | 1999-10-22 | 1999-10-22 | 캐패시터 형성방법 |
Country Status (1)
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| KR (1) | KR20010038155A (ko) |
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1999
- 1999-10-22 KR KR1019990046026A patent/KR20010038155A/ko not_active Application Discontinuation
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