KR20010034526A - 측면 높이가 낮은 볼 격자 배열 반도체 패키지 - Google Patents

측면 높이가 낮은 볼 격자 배열 반도체 패키지 Download PDF

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KR20010034526A
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Abstract

본 발명은 측면 높이가 매우 낮은 볼 격자 배열 반도체 패키지(BGA)와 그 제작방법에 관한 것이다. 기판에는 구멍이 제공된다. 박막 물질은 기판에 고정되고 구멍을 덮어서 공동을 형성한다. 반도체 다이는 박막 물질 위에서 형성된 공동 안에 장치된다. 반도체 다이는 덮혀지는데, 덮여지는 동안에 박막 물질이 반도체 다이를 지지한다. 공동을 형성하기 위해 박막물질을 사용한다는 것은 측면 높이가 매우 낮은 볼 격자 배열 패키지를 제작함에 있어서 비용 면에서 효과적인 방법이다.

Description

측면 높이가 낮은 볼 격자 배열 반도체 패키지{LOW PROFILE BALL GRID ARRAY PACKAGE}
반도체 장치들은 다양한 종류의 전자제품, 소비제품, 프린트 기판 등에 널리 사용된다. 집적회로에는, 많은 반도체 장치들이 실리콘 칩 위에 형성되어 있고 공간적으로는 땜납에 의해 서로 연결되어 완전한 회로를 형성한다. 반도체 장치의 크기와 비용은 이러한 적용예에서 중요한 요소이다. 패키지 제작 비용이나 패키지 크기(또는 두께)에 있어서의 약간의 감축은 상당한 상업적 장점을 제공한다.
볼 격자 배열 반도체 패키지는 전자 산업계에 잘 알려져 있다. 현재 이용할 수 있는 기존의 종류로는 플라스틱 볼 격자 배열(PBGA), 세라믹 볼 격자 배열(CBGA), 테이프 볼 격자 배열(TBGA)이 있다. BGA 패키지는 일반적으로 프린터 기판과 같은 기판을 포함하는데 이 기판의 상부에는 일련의 금속 트레이스(metal traces)가 있다. 이러한 일련의 금속 트레이스는 기판 주변부에 있는 와이어 채널(wire channel)을 통하여 기판 하부에 있는 또다른 일련의 금속 트레이스와 연결되어 있다. 반도체의 입력부 또는 출력부와 연관된 다수의 결합 패드(bond pads)를 가진 반도체 다이(semiconductor die)는 기판의 상부에 설치된다. 결합 패드는 와이어 본드(wire bond)에 의해 기판 상부의 금속 트레이스와 연결된다. 일반적으로는 반도체 다이와 와이어 본드는 주형 화합물에 의해 둘러 싸인다. 기판 하부에 있는 금속 트레이스는 전도성 땜납 볼이 부착되는 접촉 패드로 끝난다. 전도성 땜납 볼은 배열 형태로 정렬되어 있고 다음단계의 부품 집합체나 최종 적용예의 프린터 기판과 연결된다.
대안적으로, 기판의 하부에만 금속 트레이스가 제공되고 반도체 다이가 이 기판 하부에 부착된다. 반도체 다이의 결합 패드는 기판 하부의 금속 트레이스에 연결된다. 기판 하부에 있는 금속 트레이스는 전도성 땜납 볼이 부착되는 접촉 패드로 끝난다. 전도성 땜납 볼은 배열 형태로 정렬되어 있고 다음단계 부품 집합체나 최종 적용예의 프린터 기판과 연결된다.
도 1a는 전형적 종래 기술로서 BGA 집적회로 패키지 (10)의 단면도를 보여 주고 있다. BGA 패키지 (10)는 기판 (11) 상부 표면에 상부 전도성 트레이스 (12)가 형성되어 있는 기판 (11)을 포함한다. 기판 (11)은 일반적으로는 비스몰레이드 - 트리아진 (bismaleid - triazin, BT) 합성수지나 FR-4 보오드와 같은 유기 에폭시-유리 합성수지 계열의 물질로부터 형성된다. 기판 (11)의 두께는 일반적으로 0.35 mm의 크기이다. 하부 전도성 트레이스 (13)가 기판 (11)의 하부 표면에 형성되고 경유구멍(vias) 또는 도금 관통 구멍(plated through holes) (14)을 통하여 전기적으로 상부 전도성 트레이스와 연결되어 있다. 경유구멍 (14)은 기판 (11)의 상부 표면에서 하부 표면까지 걸쳐 있다. 경유구멍 (14)은 구리같은 전도성 물질을 포함한다. 상부 전도성 트레이스 (12)는 결합 포스트 혹은 결합 패드 (21)로 끝난다. 하부 전도성 트레이스 (13)는 볼 패드 혹은 터미널 패드 (16)로 끝난다. 상부 전도성 트레이스 (12), 하부 전도성 트레이스 (13), 볼 패드 (16), 결합 포스트 (21)는 구리 혹은 금으로 도금된 구리와 같은 전기적으로 전도성인 물질로 구성된다. 도면의 혼잡을 피하기 위해 모든 상부 전도성 트레이스 (12), 하부 전도성 트레이스 (13), 경유구멍 (14)을 도시하지 않았다.
아울러, BGA 패키지 (10)는 기판 (11)의 상부 표면 위에 있는 다이 부착 패드 (23)에 부착된 반도체 소자 또는 반도체 다이 (18)를 포함한다. 반도체 다이 (18)는 에폭시 수지를 사용하여 반도체 부착 패드 (23)에 부착된다.반도체 다이 (18)는 그 상부 표면에 다수의 결합 패드 (22)가 있다. 개개의 결합 패드 (22)와 상부 전도성 트레이스 (12)는 와이어 본드 (19)로 전기적으로 연결되어 있다. 통상적으로는, 반도체 다이 (18), 와이어 본드 (19), 기판 (11)의 일부는 에폭시 덮개와 같은 덮개 (encapsulating enclosure) (24)에 의해 덮여 있다.
전도성 땜납 볼 (26)은 각기 볼 패드 (16)에 부착된다. 전도성 땜납 볼 (26)은 리플로우 공정 (reflow process) 과정에서 볼 패드 (16)에 야금적으로 침윤된다. 가장 안쪽에 있는 전도성 땜납 볼 (26)은 통상적으로 반도체 다이 (18)의 아래쪽에 있거나 인접하여 있다. 전도성 땜납 볼 (26)은 나중에 표준 리플로우 공정을 거쳐 다음 단계의 부품 집합체나 프린트 기판 (28)에 연결된다. 전도성 땜납 볼 (26)은 접촉 패드 (29)에 부착되어 땜납 접속부 (25)를 형성한다. 설치 공정을 거치고 나면 땜납 접속부 (25)는 땜납 덩어리와 침윤면으로 정의되는 평평한 구의 형체를 띤다. 기판 (11) 하부 표면에 있는 전도성 땜납 볼 (26)의 개수와 배열은 입ㆍ출력부 (I/O), 전원 및 접지 연결부를 포함한 회로 필수요소에 달려 있다.
도 1b는 또다른 전형적 종래 기술로서 BGA 집적회로 패키지 (30)의 단면도를 보여 주고 있다. BGA 패키지 (30)는 기판 (31)과 기판 (31)에 부착된 지지 기판 혹은 바닥 기판 (32)을 포함한다. 기판 (31)과 지지 기판 (32)은 일반적으로는 비스몰레이드-트리아진 (BT) 합성수지나 FR-4 보오드와 같은 유기 에폭시-유리 합성수지 계열의 물질로부터 형성된다. 기판 (31)과 지지 기판 (32)의 두께는 일반적으로 각기 0.35 mm의 크기이다. 기판 (31)에는 구멍 (33)이 있고 이 구멍이 공동의 바닥 표면인 지지 기판 (32)와 함께 공동을 형성한다. 지지 기판 (32)의 크기 (길이와 폭)은 구멍 (33)보다는 크고 기판 (31)보다는 작다. 기판 (31)은 상부 표면에는 상부 전도성 트레이스 (34)를 가지고 있으며 하부 표면에는 하부 전도성 트레이스 (35)를 가지고 있다. 하부 전도성 트레이스 (35)는 경유구멍 또는 도금 관통 구멍 (36)을 통하여 전기적으로 상부 전도성 트레이스 (34)와 연결되어 있다. 상부 전도성 트레이스는 결합 포스트 또는 결합 패드 (38)에서 끝난다. 하부 전도성 트레이스 (35)는 전도성 볼 패드 또는 접촉 패드 (39)에서 끝난다. 다수의 전도성 땜납 볼 또는 접촉 볼 (40)은 각기 전도성 볼 패드 (39)와 쌍을 이루고 있다.
BGA 패키지 (30)는 또한 지지 기판(32) 상부 표면 위에 있는 다이 부착 패드 (43)에 부착된 반도체 반도체 소자 또는 반도체 다이 (48)를 포함한다. 지지 기판 (32)과 구멍 (33)은 반도체 다이 (48)를 위한 공동을 제공하고, 이 공동은 반도체 다이 두께의 전체 패키지 높이에 대한 효과를 최소화한다. 결합 패드 (42)와 상부 전도성 트레이스 (34)는 와이어 본드 (49)로 전기적으로 연결되어 있다. 통상적으로는, 반도체 다이 (48), 와이어 본드 (49), 기판 (31)의 일부는 에폭시 덮개와 같은 덮개 (50)에 의해 덮여 있다. 전도성 땜납 볼 (40)은 나중에 표준 리플로우 공정을 거쳐 다음 단계의 부품 집합체나 프린트 기판 (52)에 연결된다.
BGA 패키지 (10,30)는 측면 높이가 높다는 것를 포함하여 몇가지의 단점을 가지고 있다. BGA 패키지 (10)의 높이 (17)는 통상 2.4 mm의 크기이고 BGA 패키지 (30)의 높이 (54)는 통상 0.9 mm에서 1.46 mm의 크기이다. 반도체 장치는 다양한 종류의 전자제품, 휴대용 소비재, 전화기, 무선 호출기, 자동차, 집적회로 카드 등에 널리 사용되기 때문에 최종 제품을 가능한한 얇게 만들기 위해서는 반도체 장치의 두께를 최소화하는 것이 바람직하다.따라서 전자 산업계에는 측면 높이가 매우 낮은 BGA 패키지에 대한 필요성이 있는 것이다.
BGA 패키지 (10,30)의 또다른 단점은 제작비용이다. BGA 패키지의 제작과정에서 상당한 양의 기판을 사용하므로 전체 제작비용이 증가한다. 따라서 전자 산업계에는 비용면에서 효과적인 BGA 패키지에 대한 필요성이 있는 것이다.
본 발명은 이러한 전자 산업계의 요구를 제기하고 저비용이고 측면 높이가 낮은 BGA 패키지 제작과 관련한 몇몇 제한사항을 극복하기 위해 고안되었다.
발명의 요약
본 발명은 유리하게도 약 0.7 mm의 크기로 측면 높이가 매우 낮고 저비용인 반도체 장치 및 그 제작방법을 제공한다.
첫번째 실시예는 한겹 또는 여러겹으로된 기판인데 이 기판에는 구멍과 함께 상부와 하부 모두에 전도성 트레이스가 있다. 폴리이미드나 얇은 금속박으로 된 테이프같은 매우 얇은 물질 층이 기판의 바닥에 고정되어 있어서 기판에 있는 구멍을 덮고 있다. 반도체 다이가 기판의 구멍과 테이프에 의해 형성된 공동 안에 삽입되어 있다. 반도체 다이는 그 상부 표면에 다수의 입ㆍ출력 단자를 가지고 있고 이들 단자는 결합 와이어로 기판 상부의 전도성 트레이스와 전기적으로 연결되어 있다. 기판의 상부 트레이스 하부 전도성 트레이스와 연결되어 있다.접촉 볼 또는 땜납 볼은 다음 단계의 부품 집합체 또는 프린트 기판과의 연결을 위해 기판의 하부 전도성 트레이스에 연결되어 있다. 반도체 다이 , 결합 와이어, 기판의 일부는 통상적으로는 덮개 물질에 의해 덮여 있다.
두번째 실시예는 한겹 또는 여러겹으로된 기판인데 이 기판에 구멍과 함께 하부에만 전도성 트레이스가 있다. 폴리이미드나 얇은 금속박으로 된 테이프같은 매우 얇은 물질 층이 기판의 상부에 고정되어 있어서 기판에 있는 구멍을 덮고 있다. 반도체 다이가 기판의 구멍과 테이프에 의해 형성된 공동 안에 아래를 향하여 뒤집어져 설치되어 있다. 반도체 다이는 그 상부 표면(현재 아래를 향하고 있다.)에 다수의 입ㆍ출력 단자를 가지고 있고 이들 단자는 결합 와이어로 기판 상부의 전도성 트레이스와 전기적으로 연결되어 있다. 접촉 볼 또는 땜납 볼은 다음 단계의 부품 집합체 또는 프린트 기판과의 연결을 위해 기판의 하부 전도성 트레이스에 연결되어 있다. 반도체 다이 , 결합 와이어, 기판의 일부는 통상적으로는 덮개 물질에 의해 덮여 있다.
따라서, 일면으로 본 발명은 0.7 mm 크기로 측면 높이가 매우 낮은 반도체 장치를 제공한다.
또다른 면에서 본 발명은 저비용으로 제작이 가능한 매우 낮은 측면 높이의 반도체 장치를 제공한다.
또다른 면에서 본 발명은 저비용으로 제작이 가능한 매우 낮은 측면 높이의 반도체 장치의 제작방법을 제공한다.
본 발명의 상술한 그리고 상술하지 않은 대상, 장점, 특색은 아래에서 도면과 연관하여 서술되는 발명의 상세한 설명으로부터 좀더 명백해질 것이다.
본 발명은 반도체 패키지에 관한 것으로 상세하게는 측면 높이가 매우 낮고 저비용인 공동형(cavity type) 볼 격자 배열 반도체 패키지(BGA) 및 그 제작방법에 관한 것이다.
도 1a와 도 1b는 BGA 패키지 종래 기술의 단면도를 보여 주고 있다.
도 2는 본 발명에 따른 볼 격자 배열 패키지의 단면도를 보여 주고 있다.
도 3은 본 발명에 따른 또 다른 볼 격자 배열 패키지의 단면도를 보여 주고 있다.
도 4는 본 발명에 따른 여러개의 볼 격자 배열 패키지를 포함하는 집적회로의 단면도이다.
도 5는 본 발명이 사용되어지는 전형적 공정의 블록도이다.
본 발명은 도 2-5에서 도시된 실시예에 따라 설명될 것이다. 다른 실시예도 이용되어질 수 있고 구조적이거나 논리적 변경이 본 발명의 범위를 벗어남이 없이 가능하다.
본 발명에 따른 볼 격자 배열(BGA) 패키지가 도 2의 100에 도시되어 있다. BGA 패키지 (100)는 기판 (102) 상부 표면에 상부 전도성 트레이스 (104)가 형성되어 있는 기판 (102)을 포함한다. 기판 (102)은 잘 알려진 바와 같이 한겹이거나 여러겹이고 일반적으로는 비스몰레이드 - 트리아진 (BT) 합성수지나 FR-4 보오드와 같은 유기 에폭시-유리 합성수지 계열의 물질로부터 형성된다. 기판 (102)의 두께는 일반적으로 0.35 mm의 크기이다. 하부 전도성 트레이스 (106)는 기판 (102)의 하부 표면에 형성되고 경유구멍 또는 도금 관통 구멍 (108)을 통하여 전기적으로 상부 전도성 트레이스 (104)와 연결되어 있다. 경유구멍 (108)은 구리같은 전도성 물질을 포함한다. 상부 전도성 트레이스 (104)는 결합 포스트 혹은 결합 패드 (110)로 끝난다. 하부 전도성 트레이스 (106)는 볼 패드 혹은 터미널 패드 (112)로 끝난다. 상부 전도성 트레이스 (104), 하부 전도성 트레이스 (106), 볼 패드 (112), 결합 패드 (110)는 잘 알려진 바와 같이 구리 혹은 금으로 도금된 구리와 같은 전기적으로 전도성 물질을 포함한다. 모든 상부 전도성 트레이스 (104), 하부 전도성 트레이스 (106), 경유구멍 (108)을 도시한 것은 아니다.
기판 (102)에는 기판 (102)의 상부 표면에서 하부 표면까지 걸쳐 있는 구멍 (114)이 있다. 위쪽을 향한 공동은 구멍 (114)을 덮기 위해서 박막 물질 (116)과 같은 지지부를 기판 (102)의 바닥에 고정함으로써 형성된다. 박막 물질은 구리나 알루미늄같은 것으로서 일종의 폴리이미드나 얇은 금속 박으로 된 물질이다. 그 두께는 0.025 mm에서 0.1 mm이고 바람직하게는 0.05 mm이면 좋다. 그리고 전형적 땜납 리플로우 공정의 온도에서도 분해됨이 없이 견딜 수 있어야 한다. 이 박막형 물질 (116)을 기판 (102)에 고정하기 위해서 접착제가 사용될 수 있다. 접착제는 열가소성, 열경화성이거나 압력에 민감한 종류가 될 수 있다. 박막형 물질 (116)의 크기 (길이와 폭)은 구멍 (114)을 덮기 위해서 구멍 (114)의 크기보다는 크지만 일반적으로는 기판 (102)의 크기보다는 작다.
BGA 패키지 (100)는 더나아가 구멍 (114)과 박막 물질 (116)에 의해 형성된 공동에 설치된 반도체 소자 또는 반도체 다이 (120)를 포함한다. 이 공동은 반도체 두께의 전체 패키지 높이에 대한 영향을 최소화한다. 반도체 소자 (120)는 그 상부 표면에 다수의 결합 패드 (122)가 있다. 개개의 결합 패드 (122)는 와이어 본드 (124)로 상부 전도성 트레이스 (104)와 전기적으로 연결되어 있다. 통상적으로, 땜납 물질 (도시되지 않음)은 결합 포스트 (110)과 볼 패드 (112)에 걸친 구멍과 함께 기판 (102)의 외부 표면에 적용된다. 통상적으로, 반도체 소자 (120) , 결합 와이어 (124), 기판 (102)의 일부는 에폭시 수지와 같은 덮개 물질 (126)에 의해 덮여 있다.
전도성 땜납 볼 (128)은 각기 볼 패드 (112)에 부착되어 있다. 전도성 땜납 볼 (128)은 나중에 표준 리플로우 공정에 의해 다음 단계의 부품 집합체나 프린트 기판 (302) (도 4)에 연결된다. 기판 (102) 하부 표면에 있는 전도성 땜납 볼 (128)의 개수와 배열은 입ㆍ출력부 (I/O), 전원 및 접지 연결부를 포함한 회로 필수요소에 달려 있다.
도 3은 본 발명에 따른 BGA 패키지 (200)의 다른 실시예 단면도의 일부를 보여 주고 있다. BGA 패키지 (200)는 그 하부 표면에 하부 전도성 트레이스 (204)가 형성되어 있는 기판 (202)을 포함한다. 기판 (202)은 잘 알려진 바와 같이 한겹이거나 여러겹이고 전형적으로는 비스몰레이드 - 트리아진 (BT) 합성수지나 FR-4 보오드와 같은 유기 에폭시-유리 합성수지 계열의 물질로부터 형성된다. 기판 (202)의 두께는 일반적으로 0.35 mm의 크기이다. 하부 전도성 트레이스 (204)는 볼 패드 혹은 터미널 패드 (212)로 끝난다. 하부 전도성 트레이스 (204), 볼 패드 (212)는 잘 알려진 바와 같이 구리 혹은 금으로 도금된 구리와 같은 전기적으로 전도성 물질을 포함한다. 모든 하부 전도성 트레이스 (204)를 도시한 것은 아니다.
기판 (202)에는 기판 (202)의 상부 표면에서 하부 표면까지 걸쳐 있는 구멍 (214)이 있다. 아래쪽을 향한 공동은 구멍 (214)을 덮기 위해서 박막형 물질 (216)과 같은 지지물질을 기판 (202)의 상부에 고정함으로써 형성된다. 일반적으로 박막 물질 (216)은 구리나 알루미늄같은 것으로서 일종의 폴리이미드나 얇은 금속 박으로 된 물질이다. 그 두께는 0.025 mm에서 0.01 mm이고 바람직하게는 0.05 mm이면 좋다. 그리고 전형적 땜납 리플로우 공정의 온도에서도 분해됨이 없이 견딜 수 있어야 한다. 이 박막형 물질 (216)을 기판 (202)에 고정하기 위해서 접착제가 사용될 수 있다. 접착제는 열가소성, 열경화성이거나 압력에 민감한 종류가 될 수 있다. 박막형 물질 (216)의 크기 (길이와 폭)은 구멍 (214)을 덮기 위해서 구멍 (214)의 크기보다는 크지만 일반적으로는 기판 (202)의 크기보다는 작다.
BGA 패키지 (200)는 더나아가 구멍 (214)과 박막 물질 (216)에 의해 형성된 공동에 뒤집혀서 설치된 반도체 소자 또는 반도체 다이 (220)를 포함한다. 이 공동은 반도체 다이 두께의 전체 패키지 높이에 대한 영향을 최소화한다. 반도체 소자 (220)는 그 상부 표면(현재에는 아래를 향하고 있다.)에 다수의 결합 패드 (222)가 있다. 개개의 결합 패드 (222)는 와이어 본드 (224)로 하부 전도성 트레이스 (204)와 전기적으로 연결되어 있다. 통상적으로, 땜납 물질 (도시되지 않음)은 결합 포스트 (222)과 볼 패드 (212)에 걸친 구멍과 함께 기판 (202)의 외부 표면에 적용된다. 통상적으로, 반도체 소자 (220) , 결합 와이어 (224), 기판 (202)의 일부는 에폭시 수지와 같은 덮개 물질 (226)에 의해 덮여 있다.
전도성 땜납 볼 (228)은 각기 볼 패드 (212)에 부착되어 있다. 전도성 땜납 볼 (228)은 나중에 표준 리플로우 공정에 의해 다음 단계의 부품 집합체나 프린트 기판 (302) (도 4)에 연결된다. 기판 (202) 하부 표면에 있는 전도성 땜납 볼 (228)의 개수와 배열은 입ㆍ출력부 (I/O), 전원 및 접지 연결부를 포함한 회로 필수요소에 달려 있다.
도 4는 본 발명에 따른 다중 볼 격자 배열 패키지를 사용하는 SDRAM이나 SLDRAM 메모리 모듈과 같은 집적회로 (300)를 보여 주고 있다. 집적회로 (300)는 프린트 기판 (302)를 포함한다. 프린트 기판 (302)은 상부 표면에 다수의 상부 전도성 트레이스 (304)를 포함하며 하부표면이나 중간층에는 전도성 트레이스를 포함하기도 아니 하기도 있다. 프린트 기판 (302)상에는 집적회로의 작동에 필요한 다양한 전자 요소 (304)와 도 2와 도 3과 관련하여 상술한 측면 높이가 낮은 볼 격자 배열 패키지 (308)이 장치되어 있다.
프린트 기판 (302)에는 최종 제품 시스템 (도 5)과 연결된 입ㆍ출력부 (310)가 있다. 측면 높이가 낮은 볼 격자 배열 패키지 (308)를 사용하면 집적회로 (300)의 전체 높이를 최소화하며 좀더 소규모의 최종 제품 패키지가 가능해진다.
본 발명에 따른 측면 높이가 낮은 볼 격자 배열 패키지가 내장된 기억 장치와 같은 집적회로를 포함하는 전형적 프로세서 시스템이 도 5 블록도 400에 도시되어 있다. 컴퓨터 시스템이 기억 장치와 같은 집적회로를 포함하는 일례이다. 대부분의 전통적 컴퓨터에는 상당한 양의 자료를 저장할 수 있는 기억 장치가 내장되어 있다. 이 자료는 컴퓨터 작동 과정에서 액세스가 가능하다. 다른 종류의 전용 프로세서 시스템 (예로는 라디오, 텔레비젼, GPS 수신기, 전화기와 전화기 시스템을 들 수 있다.)은 본 발명을 사용하는 집적회로를 포함한다.
컴퓨터 시스템과 같은 프로세서 시스템은 일반적으로 SDRAM 메모리 모듈이나 SLDRAM 메모리 모듈과 같은 기억 장치 (402), 기억 장치 컨트롤러 (403), 중앙 처리 장치 (CPU) (404), 입력 장치 (406), 디스플레이 장치 (408), 그리고/또는 주변 장치 (410)를 포함한다. 프로세서 시스템은 위의 장치들중 일부나 전부를 포함하기도 또는 포함하지 않을 수도 있으며, 여러개의 동일 종류 장치를 포함하기도 또는 포함하지 않을 수도 있다는 것을 알아야 한다.
기억 장치 (402)와 CPU 장치 (404)는 도 2와 도 3과 관련하여 설명한 본 발명에 따른 볼 격자 배열 패키지가 내장된 집적회로를 포함한다. 본 발명에 따른 측면 높이가 낮은 볼 격자 배열 패키지를 사용하면 집적회로의 크기와 비용이 줄고 최종 제품 프로세서 시스템의 크기와 비용도 효과적으로 준다.
본 발명을 설명함에 있어서 상술한 실시예를 참조하였다. 그러나, 당업자나 본 발명에 대해 익숙한 이들은 청구범위에서 정의되는 본 발명의 범위 내에서 추가, 삭제, 대체 또는 변경이 가능함을 알 수 있다. 다음의 청구범위 내에서의 변경은 본 발명의 일부로 여겨질 수 있다.

Claims (44)

  1. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판 ;
    상기 기본 기판에 고정되어 있고 공동이 형성되도록 상기 구멍을 덮고 있는 박막물질;
    상기 공동에 장치된 반도체 소자;
    로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  2. 제 1항에 있어서,
    대략 0.025 mm에서 0.1 mm의 두께인 폴리이미드 계열의 물질로 구성된 상기 박막 물질을 포함하는 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  3. 제 1항에 있어서,
    대략 0.025 mm에서 0.1 mm의 두께인 얇은 금속 박 물질로 구성된 상기 박막물질을 포함한 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  4. 제 1항에 있어서,
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮고 있는 덮개를 아울러 포함한 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  5. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판 ;
    상기 기본 기판의 하부 표면에 위치한 일련의 전도성 트레이스;
    상기 전도성 트레이스에 연결된 다수의 전도성 볼;
    상기 기본 기판의 상기 상부 표면에 고정되고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 박막 물질;
    상기 아래를 향하는 공동에 장치된 반도체 소자;
    로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  6. 제 5항에 있어서,
    상기 박막 물질의 두께가 대략 0.025mm에서 0.1mm인 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  7. 제 6항에 있어서,
    상기 박막 물질이 폴리이미드 계열의 물질로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  8. 제 6항에 있어서,
    상기 박막 물질이 얇은 금속 박 물질로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  9. 제 5항에 있어서,
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮고 있는 덮개를 아울러 포함한 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  10. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 절연 기판 ;
    상기 절연 기판의 경유 구멍을 통해 연결된 상기 절연 기판의 상부 표면에 있는 제 1시리즈의 전도성 트레이스와 상기 절연 기판의 하부 표면에 있는 제 2시리즈의 전도성 트레이스;
    상기 절연 기판의 하부 표면에 고정되어 있고 상기 구멍을 덮어서 공동을 형성하는 두께가 대략 0.025mm에서 0.1mm인 박막물질;
    상기 공동에 장치되어 있으며 반도체 소자의 입ㆍ출력부에 연관된 결합 패드가 있는 반도체 소자;
    상기 반도체 소자의 결합 패드와 상기 제 1시리즈의 전도성 트레이스를 연결하는 다수의 와이어 본드;
    상기 제 2시리즈의 전도성 트레이스와 연결된 다수의 전도성 볼;
    상기 반도체 소자와 상기 절연 기판의 적어도 일부를 덮고 있는 덮개;
    로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  11. 제 10항에 있어서,
    상기 박막 물질이 폴리이미드 계열의 물질로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  12. 제 10항에 있어서,
    상기 박막 물질이 얇은 금속 박 물질로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  13. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 절연 기판 ;
    상기 절연 기판의 상기 하부 표면에 있는 일련의 전도성 트레이스;
    상기 절연 기판의 상부 표면에 고정되어 있고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 박막물질;
    상기 아래를 향하는 공동에 장치되어 있으며 반도체 소자의 입ㆍ출력부에 연관된 결합 패드가 있는 반도체 소자;
    상기 반도체 소자의 결합 패드와 상기 일련의 전도성 트레이스를 연결하는 다수의 와이어 본드;
    상기 일련의 전도성 트레이스와 연결된 다수의 전도성 볼;
    상기 반도체 소자와 상기 절연 기판의 적어도 일부를 덮고 있는 덮개;
    로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  14. 제 13항에 있어서,
    상기 박막 물질의 두께가 대략 0.025mm에서 0.1mm인 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  15. 제 14항에 있어서,
    상기 박막 물질이 폴리이미드 계열의 물질로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  16. 제 14항에 있어서,
    상기 박막 물질이 얇은 금속 박 물질로 구성된 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지
  17. 다수의 측면 높이가 낮은 볼 격자 배열 반도체 패키지;
    두께가 0.025 mm에서 0.1 mm인 박막 물질위의 공동 안에 장치된 반도체 소자를 포함하는 다수의 측면 높이가 낮은 볼 격자 배열 반도체 패키지를 함께 연결하여 완전한 회로를 형성하는 다수의 땜납;
    으로 구성된 것을 특징으로 하는 집적 회로
  18. 제 17항에 있어서,
    측면 높이가 낮은 볼 격자 배열 반도체 패키지 각각이
    상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판 , 상기 기본 기판의 하부 표면에 고정되어 있고 상기 구멍을 덮어서 공동을 형성하는 박막물질, 상기 박막 물질 위의 상기 공동에 장치된 반도체 소자;
    상기 기본 기판의 경유 구멍을 통해 연결된 상기 기본 기판의 상부 표면에 있는 제 1시리즈의 전도성 트레이스와 상기 기본 기판의 하부 표면에 있는 제 2시리즈의 전도성 트레이스;
    상기 반도체 소자의 입ㆍ출력부에 연관되고 상기 반도체 소자 상에 있는 다수의 결합 패드;
    상기 반도체 소자의 결합 패드와 상기 제 1시리즈의 전도성 트레이스를 연결하는 다수의 와이어 본드;
    상기 제 2시리즈의 전도성 트레이스와 연결된 다수의 전도성 볼;
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮고 있는 덮개;로 구성된 것을 특징으로 하는 집적회로
  19. 제 17항에 있어서,
    측면 높이가 낮은 볼 격자 배열 반도체 패키지 각각이
    상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판 , 상기 기본 기판의 상부 표면에 고정되어 있고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 박막물질, 상기 아래를 향하는 공동에 장치되어 있으며 반도체 소자;
    상기 기본 기판의 하부 표면에 있는 일련의 전도성 트레이스;
    상기 반도체 소자의 입ㆍ출력부에 연관되고 상기 반도체 소자 상에 있는 다수의 결합 패드;
    상기 반도체 소자의 결합 패드와 상기 일련의 전도성 트레이스를 연결하는 다수의 와이어 본드;
    상기 일련의 전도성 트레이스와 연결된 다수의 전도성 볼;
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮고 있는 덮개;로 구성된 것을 특징으로 하는 집적회로
  20. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 절연 기판 ,
    두께가 0.025 mm에서 0.1 mm이며 상기 절연 기판 하부 표면에 고정되어 있고 상기 구멍을 덮어서 위를 향하는 공동을 형성하는 박막물질을 포함하며, 상기 공동 안에 반도체 소자가 장치되어 있는 것을 특징으로 하는 반도체 소자 설치용 장치
  21. 제 20항에 있어서,
    상기 박막 물질이 폴리이미드 계열의 물질로 구성된 것을 특징으로 하는 반도체 소자 설치용 장치
  22. 제 20항에 있어서,
    상기 박막 물질이 얇은 금속 박 물질로 구성된 것을 특징으로 하는 반도체 소자 설치용 장치
  23. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 절연 기판 ,
    두께가 0.025 mm에서 0.1 mm이며 상기 절연 기판의 상부 표면에 고정되어 있고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 박막물질을 포함하며, 상기 공동 안에 반도체 소자가 장치되어 있는 것을 특징으로 하는 반도체 소자 설치용 장치
  24. 제 23항에 있어서,
    상기 박막 물질이 폴리이미드 계열의 물질로 구성된 것을 특징으로 하는 반도체 소자 설치용 장치
  25. 제 23항에 있어서,
    상기 박막 물질이 얇은 금속 박 물질로 구성된 것을 특징으로 하는 반도체 소자 설치용 장치
  26. 다수의 측면 높이가 낮은 볼 격자 배열 반도체 패키지;
    박막 물질위의 공동 안에 장치된 반도체 소자를 포함하는 다수의 측면 높이가 낮은 볼 격자 배열 반도체 패키지를 함께 연결하여 완전한 회로를 형성하는 다수의 땜납;
    으로 구성된 것을 특징으로 하는 프린터 기판
  27. 제 26항에 있어서,
    박막 물질의 두께가 대략 0.025 mm에서 0.1 mm인 것을 특징으로 하는 프린터 기판
  28. 제 27항에 있어서,
    측면 높이가 낮은 볼 격자 배열 반도체 패키지 각각이
    상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판 , 상기 기본 기판의 하부 표면에 고정되어 있고 상기 구멍을 덮어서 공동을 형성하는 박막물질, 상기 박막 물질 위의 상기 공동에 장치된 반도체 소자;
    상기 기본 기판의 경유 구멍을 통해 연결된 상기 기본 기판의 상부 표면에 있는 제 1시리즈의 전도성 트레이스와 상기 기본 기판의 하부 표면에 있는 제 2시리즈의 전도성 트레이스;
    상기 반도체 소자의 입ㆍ출력부에 연관되고 상기 반도체 소자 상에 있는 다수의 결합 패드;
    상기 반도체 소자의 결합 패드와 상기 제 1시리즈의 전도성 트레이스를 연결하는 다수의 와이어 본드;
    상기 제 2시리즈의 전도성 트레이스와 연결된 다수의 전도성 볼;
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮고 있는 덮개;로 구성된 것을 특징으로 하는 프린터 기판
  29. 제 27항에 있어서,
    측면 높이가 낮은 볼 격자 배열 반도체 패키지 각각이
    상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판 , 상기 기본 기판의 상부 표면에 고정되어 있고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 박막물질, 상기 아래를 향하는 공동에 장치되어 있으며 반도체 소자;
    상기 기본 기판의 하부 표면에 있는 일련의 전도성 트레이스;
    상기 반도체 소자의 입ㆍ출력부에 연관되고 상기 반도체 소자 상에 있는 다수의 결합 패드;
    상기 반도체 소자의 결합 패드와 상기 일련의 전도성 트레이스를 연결하는 다수의 와이어 본드;
    상기 일련의 전도성 트레이스와 연결된 다수의 전도성 볼;
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮고 있는 덮개;로 구성된 것을 특징으로 하는 프린터 기판
  30. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판을 제공하는 단계;
    상기 구멍과 박막 물질로써 공동을 형성하는 단계;
    상기 공동에 반도체 소자를 장치하는 단계;
    로 구성되는 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지의 제작방법
  31. 제 30항에 있어서,
    박막 물질의 두께가 대략 0.025 mm에서 0.1 mm인 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지의 제작방법
  32. 제 31항에 있어서,
    상기 공동 형성 단계가 상기 기본 기판의 하부 표면에 박막물질을 고정시키고 상기 구멍을 덮어서 위를 향하는 공동을 형성하는 것을 포함하는 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지의 제작방법
  33. 제 31항에 있어서,
    상기 공동 형성 단계가 상기 기본 기판의 상부 표면에 박막물질을 고정시키고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 것을 포함하는 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지의 제작방법
  34. 제 31항에 있어서,
    상기 반도체 소자와 상기 기본 기판의 적어도 일부를 덮는 단계를 아울러 포함하는 것을 특징으로 하는 측면 높이가 낮은 볼 격자 배열 반도체 패키지의 제작방법
  35. 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 기본 기판을 제공하는 단계,
    상기 기본 기판에 두께가 대략 0.025 mm에서 0.1 mm인 지지물질을 고정하고 상기 구멍을 덮어서 공동을 형성하는 단계,
    상기 공동에 반도체 다이를 설치하는 단계
    로 구성되는 것을 특징으로 하는 반도체 다이를 설치하는 방법
  36. 제 35항에 있어서,
    상기 공동 형성 단계가 상기 기본 기판의 하부 표면에 상기 지지물질을 고정시키고 상기 구멍을 덮어서 위를 향하는 공동을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 다이를 설치하는 방법
  37. 제 35항에 있어서,
    상기 공동 형성 단계가 상기 기본 기판의 상부 표면에 상기 지지물질을 고정시키고 상기 구멍을 덮어서 아래를 향하는 공동을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 다이를 설치하는 방법
  38. 제 35항에 있어서,
    상기 반도체 다이와 상기 기본 기판의 적어도 일부를 덮는 단계를 아울러 포함하는 반도체 다이를 설치하는 방법
  39. 중앙 처리 장치,
    상기 중앙 처리 장치에 연결되고 그리고 다수의 볼 격자 배열 반도체 패키지로 구성되며 상기 볼 격자 배열 반도체 패키지는 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 절연 기판을 포함하는 기억 장치
    두께가 대략 0.025 mm에서 0.1 mm이고 상기 절연 기판의 상부에 고정되어 상기 구멍을 덮어서 공동을 형성하는 박막 물질,
    상기 공동에 설치된 반도체 다이
    로 구성된 프로세서 시스템
  40. 제 39항에 있어서,
    박막 물질이 폴리이미드 계열의 물질인 프로세서 시스템
  41. 제 39항에 있어서,
    박막 물질이 얇은 금속 박 물질인 프로세서 시스템
  42. 중앙 처리 장치,
    상기 중앙 처리 장치에 연결되고 그리고 다수의 볼 격자 배열 반도체 패키지로 구성되며 상기 볼 격자 배열 반도체 패키지는 상부표면과 하부표면, 상기 상부표면에서 하부표면까지 연장된 구멍을 포함한 절연 기판을 포함하는 기억 장치
    두께가 대략 0.025 mm에서 0.1 mm이고 상기 절연 기판의 하부에 고정되어 상기 구멍을 형성하는 박막 물질,
    상기 공동에 설치된 반도체 다이
    로 구성된 프로세서 시스템
  43. 제 42항에 있어서,
    박막 물질이 폴리이미드 계열의 물질인 프로세서 시스템
  44. 제 42항에 있어서,
    박막 물질이 얇은 금속 박 물질인 프로세서 시스템
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