KR20010030423A - 제어 가능한 게이트 전극 중첩부를 가진 짧은소오스/드레인 확장부를 제조하는 방법 - Google Patents

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Abstract

본 발명은 게이트 중첩부를 가진 소오스/드레인 확장부를 형성하는 방법에 관한 것이다. 반도체 기판 및 이 반도체 기판 상의 게이트 구조물 상에 산화물 층을 형성시킨다. 게이트 구조물의 양측에 제1 측벽 스페이서 영역을 형성시킨다. 측벽 스페이서 영역의 양측에 제2 스페이서 영역을 형성시킨다. 게이트 구조물의 상부 영역 및 측벽 스페이서 영역을 규소 처리한다. 게이트 구조물에 근접한 반도체 기판 내 소오스/드레인 확장 영역의 일부도 역시 규소 처리한다.

Description

제어 가능한 게이트 전극 중첩부를 가진 짧은 소오스/드레인 확장부를 제조하는 방법{METHOD FOR FABRICATING ABRUPT SOURCE/DRAIN EXTENSIONS WITH CONTROLLABLE GATE ELECTRODE OVERLAP}
본 발명은 CMOS 장치에 관한 것이다. 특히, 본 발명은 딥 서브미크론 CMOS 장치(deep submicron CMOS devices) 및 그러한 장치의 적어도 일부를 제조하는 방법에 관한 것이다.
반도체 장치의 외형에 있어 크기가 축소되고 밀도가 증가하면서, 반도체 장치의 제조와 관련된 문제가 발생하고 있다. 외형 상의 요건은 소형이면서 주어진 표면적에 보다 조밀하게 충전된 외형을 가진 반도체 장치를 제조하는 데 수반되는 경쟁적인 문제와 상충되는 일이 빈번하다.
도 1a 내지 도 1h는 본 발명에 따른 방법의 한 실시 형태의 다양한 단계에서 본 발명에 따른 구조물의 하나의 실시 형태의 단면도를 나타낸 것이다.
본 발명은 게이트 중첩부를 가진 소오스/드레인 확장부(source/drain extensions with gate overlap)를 제조하는 방법을 제공한다. 이 방법은 반도체 기판 상의 게이트 구조물 상에 산화물 층을 형성시키는 단계를 포함한다. 게이트 구조물의 양측에는 측벽 스페이서 영역을 형성시킨다. 측벽 스페이서 영역의 양측에는 스페이서 영역을 형성시킨다. 게이트 구조물의 상부 영역과 측벽 스페이서 영역은 게이트 구조물과 근접한 반도체 기판 내의 소오스/드레인 확장부와 함께 규소 처리한다.
또한, 본 발명은 반도체 장치 구조물을 제조하는 방법에 관한 것이다. 먼저, 반도체 기판 상에 게이트 산화물 영역을 형성시킨다. 이 게이트 산화물 영역 상에는 게이트 구조물을 형성시킨다. 반도체 기판과 게이트 구조물 상에는 산화물 층을 형성시킨다. 반도체 기판 내에는 소오스 및 드레인 확장부 영역을 삽입시킨다. 게이트 구조물의 양측에는 제1 측벽 스페이서 영역을 형성시킨다. 반도체 기판 내에 딥 소오스/드레인 영역을 삽입시킨다. 측벽 스페이서 영역의 양측에 제2 스페이서 영역을 형성시킨다. 게이트 구조물의 상부, 그리고 이 게이트 구조물 정상부 부근의 게이트 구조물의 양측에 존재하는 산화물 층을 제거한다. 게이트 구조물 및 측벽 스페이서 영역은 게이트 구조물의 정상부 및 측벽 스페이서 영역 부근을 규소 처리한다. 또한, 측벽 스페이서 영역 또는 스페이서 영역에 의해 피복되지 않은 소오스/드레인 확장부 영역의 일부도 역시 규소 처리한다.
또한, 본 발명은 반도체 장치 구조물에 관한 것이다. 반도체 장치 구조물은 반도체 기판 및 이 반도체 기판의 일부에 존재하는 게이트 산화물 영역을 포함한다. 게이트 산화물 영역 상에는 게이트 구조물이 배열되어 있다. 게이트 산화물 영역 정상부 부근에 존재하는 게이트 구조물의 일부는 규소 처리되어 있다. 게이트 구조물의 양측에는 제1 측벽 스페이서 영역이 배열되어 있다. 측벽 스페이서 영역에 있어 정상부 부근의 일부는 규소 처리되어 있다. 측벽 스페이서 영역의 양측에는 제2 스페이서 영역이 배열되어 있다. 측벽 스페이서 영역 및 제2 스페이서 영역과 반도체 기판 사이에는 산화물 층이 배열되어 있다. 기판 내의 소오스/드레인 확장부 영역은 측벽 스페이서 영역 및 제2 스페이서 영역 아래에 존재한다. 규소 처리된 소오스/드레인 확장부 영역은 측벽 스페이서 영역 및 제2 스페이서 영역 아래에 존재하는 기판 내 소오스/드레인 확장부 영역에 근접한 기판 내에 배열되어 있다. 소오스/드레인 영역은 소오스/드레인 확장부 영역 및 규소 처리된 소오스/드레인 확장부 영역 아래에 존재한다.
당업자라면 이하의 상세한 설명을 통해 본 발명의 다른 목적 및 이점을 용이하게 알 수 있을 것이다. 본 발명의 상세한 설명에는 단순히 발명을 수행하기 위한 최선의 방식을 예시함으로써 발명의 바람직한 실시 형태만을 제시하고 기재하였다. 알 수 있는 바와 같이, 본 발명은 다른 실시 형태도 가능하며, 그 몇개의 세부 사항은 본 발명의 영역으로부터 벗어나는 일이 없이 다양하게 변경시킬 수 있다. 따라서, 도면 및 설명은 제한적인 것이 아니라 예시를 위한 것으로 간주해야 한다.
딥 서브미크론 장치에서는, 단(短) 채널 효과를 제어하기 위해 짧은 소오스/드레인 확장부 형태를 필요로 할 수도 있다. 또한, 초기 드레인 전류의 열화 또는 급속한 시프트(shift)를 감소시키기 위해 확장부를 충분히 중첩시키는 데 있어 장치에 다결정질 규소 게이트 구조물이 필요할 수도 있다. 또한, 상기 확장부의 중첩은 고온 캐리어 효과에 의해 유발되는 장치의 비대칭을 줄이는 데에도 필요할 수 있다.
표준 CMOS 공정에 따르면, 게이트의 충분한 중첩은 게이트 전극 하에 연결부를 측방향으로 확산시킴으로써 얻어진다. 그러나, 측방향 확산의 결과로는 불균일한 도핑 형태 및 단채널 효과의 약화가 나타날 수도 있다. 공정을 관측한 바에 의하면, 측방향 확산의 최소화에 대한 또다른 제한은 실제 다결정질 규소 게이트의 외형이 종종 약간 돌출된 부분을 갖는다는 점에 기인한 것일 수도 있다. 진보한 CMOS 장치에서는, 이러한 돌출부가 소오스/드레인 확장부를 눌러 이들 확장부와 겹칠 수 있다. 짧은 연결부, 게이트의 충분한 중첩, 및 다결정질 규소 게이트 외형의 경쟁적 요건은 종래 CMOS 트랜지스터 구조물의 스케일러빌러티(scalability)를 제한할 수도 있다.
본 발명은 전술한 문제점 뿐 아니라 다른 문제점에 대한 해결책을 제공한다. 본 발명은 매우 짧은 소오스/드레인 확장부 형태를 유지하는 한편 제어된 게이트 중첩부를 가진 CMOS 트랜지스터를 제조하는 방법을 제공한다. 본 발명의 이점은, 매우 짧은 연결부를 유지하도록 연결부의 확산을 최소화시키는 것에 있다. 또한, 연결부가 짧으면 단채널 효과가 약화되어 특히 일정한 Leff에서 보다 측량 가능한(scalable) 장치가 제조된다.
또한, 본 발명의 구조물 내에 포함될 수도 있는 다결정질 규소 측벽 스페이서는 측부 전기장의 감소로 인해, 급속한 시프트 또는 고온 전자 열화를 감소시키는 데 필요한 게이트 제어를 소오스/드레인 확장부에 걸쳐 제공할 수 있다. 측부 전기장은 고온 전자 열화를 감소시켜 게이트 결합을 향상시킴으로써 저하시킬 수 있다. 본 발명의 또다른 이점은 표준 CMOS 공정과 상용성이 있다는 점이다. 본 발명은 추가 공정이 덜 복잡하다. 예를 들어, 본 발명의 실시 형태들은 LPCVD 침착 공정과 RIE 에칭 공정을 하나씩 더 포함할 수도 있다.
상기 문제점에 대한 공지된 해결책은 통상적으로 완전 중첩된 장치를 제조하기 위한 복잡한 반응을 수반한다. 본 발명과는 달리, 그러한 해결책은 통상적으로 표준 CMOS 공정과 상당한 차이점을 가지고 있다. 예를 들어, 제안된 게이트 중첩된 LDD(GOLD) 장치 구조물은 표준 CMOS 공정과 유의적으로 다른 하나의 차이점을 가지고 있다. GOLD 구조물은 그 전체 내용이 본 명세서에 참고로 인용되어 있는 이자와(Izawa) 등의 문헌 [Impact of the gate-drain overlapped device(GOLD) for deep submicron VLSI, IEEE TRANSACTIONS ON ELECTRON DEVICES, 35(1988)]에 기재되어 있다.
또한, 제안된 해결책은 통상적으로 제어가 어렵고, 두꺼운 다결정질 규소층을 통해 소오스/드레인 확장부를 삽입해야 한다. 그러한 방법은 도핑 형태의 불균일성을 유의적으로 증가시킬 수 있으므로, 짧고 얕은 연결부를 형성하는 성능이 제한된다. 또한, 전술한 문제에 대처하는 공지된 방법에 비해, 본 발명은 보다 제어된 중첩 커패시턴스를 제공하여 우수한 제조 가능성을 제공한다.
본 발명은 표준 CMOS 방법 내에 용이하게 혼입되는 방법을 제공함으로써 게이트 중첩부를 가진 소오스/드레인 확장부를 제조하는 방법을 제공한다. 먼저, 반도체 기판 상에 산화물 층을 형성시킨다. 또한, 반도체 기판 상에 게이트 구조물을 형성시킨다. 게이트 구조물의 양측에 제1 측벽 스페이서 영역을 형성시킨다. 측벽 스페이서 영역의 양측에는 제2 스페이서 영역을 형성시킨다. 게이트 구조물의 상부 영역과 측벽 스페이서 영역은 규소 처리한다. 또한, 게이트 구조물에 근접한 반도체 기판 내 소오스/드레인 확장부의 일부도 규소 처리한다.
본 발명의 또다른 실시 형태는 반도체 장치 구조물의 제조 방법을 포함한다. 이 방법은 반도체 기판 상에 게이트 산화물 영역을 형성시키는 단계를 포함한다. 게이트 산화물 영역 상에 게이트 구조물을 형성시킨다. 반도체 기판 및 게이트 구조물 상에 산화물 층을 형성시킨다. 반도체 기판 내에 소오스/드레인 확장부를 삽입시킨다. 게이트 구조물의 양측에 제1 측벽 스페이서 영역을 형성시킨다. 제1 측벽 스페이서 영역의 양측에는 제2 스페이서 영역을 형성시킨다. 반도체 기판 내에 딥 소오스/드레인 영역을 삽입한다. 이어서, 게이트 구조물의 상부, 그리고 이 게이트 구조물의 정상부 부근의 게이트 구조물의 양측에 존재하는 산화물 층을 제거한다. 이어서, 게이트 구조물 및 측벽 스페이서 영역은 게이트 구조물의 상부 및 측벽 스페이서 영역 부근을 규소 처리한다. 또한, 제1 측벽 스페이서 영역 또는 제2 스페이서 영역에 의해 피복되지 않은 소오스/드레인 확장 영역의 일부를 규소 처리한다.
전술한 바와 같이, 게이트 산화물 및 게이트 구조물을 제조하기 위한 상기 단계들은 표준 CMOS 방법을 이용하여 수행할 수 있다. 그러나, 본 발명은, 게이트 산화물 영역 상에 게이트 구조물을 형성시킨 후, 반도체 기판 및 게이트 구조물 상에 산화물 층을 형성시키는 점에서 표준 CMOS 공정과 다를 수 있다. 산화물 층은 두께가 약 3 nm 내지 약 10 nm일 수 있다. 표준 CMOS 공정과의 또다른 차이점으로서, 통상 CMOS 공정의 일부인 확장부 어니일링 처리 단계를 공정에서 생략할 수도 있다.
도 1a는 다결정형 규소 게이트를 형성한 후의 구조물의 단면도를 나타낸 것이다. 도 1a에 도시된 구조물은 게이트(3)가 상부에 형성된 기판(1)을 포함한다. 게이트 산화물(5)은 게이트(3)와 기판(1) 사이에 존재한다. 도 1a는 표준 CMOS 공정에 이용된 방법에 대해 전술한 하한단절부(7)의 문제를 나타낸 것이다. 하한단절부는 확장부의 물리적 눌림 현상을 유도하여 높은 직렬 저항을 유발시킬 수 있다. 그러나, 진보한 장치에서 단채널 효과를 줄이고 제어하기 위해서는 통상 극도로 짧은 확장부 형태가 필요하다.
게이트의 형성 후에는, 게이트 및 기판 상에 산화물 층을 형성시킬 수도 있다. 산화물 층은 두께가 약 3 nm 내지 약 10 nm일 수 있다. 도 1b는 도 1a에 도시된 구조물에 산화물 층(9)을 형성시킨 후를 나타낸 것이다. 산화물 층을 형성시키는 데에는 통용되는 방법이면 어떤 것도 이용할 수 있다. 통상, 산화물 층은 O2또는 N2O를 비롯한 대기 등의 산화 대기에서 성장한다.
게이트 및 기판 상에서 산화물 층을 성장시킨 후, 기판 내에 소오스/드레인 확장부를 삽입시킬 수도 있다. 삽입물의 유형은 제조하고자 하는 장치의 유형에 따라 좌우된다. NFET를 제조하고자 하는 경우에는, 확장부 삽입물이 N 유형의 도핑제를 포함하는 한편, PFET를 제조하고자 하는 경우에는 확장부 삽입물이 P 유형의 도핑제를 포함한다.
통상, 삽입물의 깊이는 약 40 nm 미만이다. 그러한 깊이의 삽입물은 통상 비소 도핑제의 경우에는 약 5 KeV 이하의 에너지를 필요로 하고, 붕소 도핑제의 경우에는 약 1 KeV 이하의 에너지를 필요로 한다. 물론 사용되는 도핑제, 깊이 및 에너지는 다르게 할 수도 있다. 당업자들은 과도한 실험 없이도 적당한 도핑제, 에너지, 깊이 및 다른 매개변수를 결정할 수 있다.
도 1c는 소오스/드레인 확장부(11,13)를 삽입한 후의 구조물을 도시한 것이다. 도 1c에서 볼 수 있듯이, 통상의 CMOS 공정은 게이트의 하한단절부(15)를 형성시킬 수도 있다. 도 1d는 이러한 중첩부의 결손 부분을 보다 상세히 도시한 것이다.
확장부를 최대한 짧게 하기 위해, 이후의 열 사이클을 최소화하여 도핑제의 확산을 최소화시킨다. 전술한 바와 같이, 게이트의 하한단절부가 존재하는 상태에서 열 사이클이 단축되면, 얕고 짧은 확장부는 다결정질 게이트에 의해 양호하게 중첩되지 않을 수도 있다. 중첩 결손과 관련된 문제점은 전술한 바와 같다.
통상, 게이트 및 소오스/드레인 확장부의 충분한 중첩을 달성하기 위해, 연결부가 게이트 아래에 배치되도록 확장부 도핑제를 충분히 멀리 확산시킨다. 그러나, 이 경우, 확장부 형태가 덜 짧아지기 때문에 단채널 효과가 저하될 수 있으며, 또한 이러한 형태는 추가의 확산에 의해 손상된다. 이러한 덜 짧거나, 또는 손상된 연결부는 단채널 효과를 저하시키는 것으로 밝혀졌다.
본 발명은 매우 짧은 연결부 경계를 유지하는 한편 필요한 게이트의 중첩을 보장하기 위해 제1 측벽 스페이서 영역을 제공함으로써 이들 단점을 해소하였다. 이 점에 있어, 본 발명에 따른 방법은 전체 구조물 상에 규소층을 침착시킬 수도 있다. 도 1e는 도 1c에 도시된 장치 구조물에 규소층(17)을 침착시킨 후의 상태를 도시한 것이다.
통상적으로, 규소는 비결정형 규소이다. 그러나, 다른 규소 형태를 침착시킬 수도 있다. 규소층의 두께는 원하는 측벽의 두께에 따라 달라질 수 있다. 통상, 규소층은 두께가 약 10 nm 내지 약 15 nm이다.
규소층을 침착시키는 데에는 임의 개수의 방법을 이용할 수 있다. 이용할 수 있는 하나의 방법은 가압 화학 증착법(LPCVD)이다. 그러한 방법은 약 550℃ 미만의 온도에서 수행할 수 있다. 물론, 임의의 통용되는 방법을 이용하여 규소층을 침착시킬 수도 있다.
규소층을 침착시킨 후, 게이트 측벽 상에 존재하는 것이 아닌 규소층의 일부를 제거할 수도 있다. 규소층을 에칭하는 데에는 임의의 적당한 방법을 이용할 수 있다. 하나의 실시 형태에 따르면, 비등방성 에칭 화학 기술을 이용하여 규소를 에칭한다. 통상, 규소층(17)을 에칭하는 데 이용되는 모든 방법은, 규소층을 에칭하여 측벽 스페이서를 형성한 후에는 도 1f에 도시된 바와 같이 게이트 구조물의 상부 및 기판의 상부에 산화물 층이 잔재하도록 산화물에 대해 매우 선택적이다.
규소층의 잔재부는 게이트 구조물의 양측에 측벽 스페이서를 형성한다. 도 1f는 규소층을 에칭하여 측벽 스페이서(19,21)를 형성한 후의 구조물을 도시한 것이다. 측벽 스페이서(19,21)는 본 발명의 일부가 될 수 있는 제1 세트의 스페이서만을 나타낸 것일 수도 있다. 본 발명은 후술하는 바와 같이 또다른 스페이서를 포함할 수도 있다.
측벽 스페이서의 형성 후, 제1 측벽 스페이서 영역 상에 추가의, 또는 제2의 스페이서 영역을 제공할 수도 있다. 제2 스페이서 영역은 각종 물질로 제조할 수 있다. 통상, 이들 물질로는 1종 이상의 유전 물질을 들 수 있다. 또한, 유전 물질의 조합물을 사용할 수도 있다. 하나의 실시예에 따르면, 제2 스페이서 영역은 질화규소로 제조한다. 통상, 어떤 유전 물질(들)을 사용하든, 제2 스페이서 영역의 물질은 HF 중의 에칭에 대해 내성을 갖는다.
통상, 제2 스페이서 영역은 딥 소오스/드레인 형성 이전에 형성된다. 하나의 실시 형태에 따르면, 도 1f에 도시된 전체 구조물 상에 유전 물질층을 침착시켜 제2 스페이서 영역을 형성시킬 수도 있다. 제2 스페이서 물질을 침착시키는 데에는 어떠한 방법도 이용할 수 있으나, 그러한 방법의 일례로는 화학 증착법(CVD)이 있다. CVD는 약 600℃ 이하의 온도에서 수행할 수도 있다.
제1 측벽 스페이서 영역의 형성시와 같이, 제2 스페이서 영역은 유전 물질층을 에칭하여 나머지 제2 측벽 영역을 남기는 방식으로 형성시킬 수 있다. 도 1g는 측벽 스페이서 영역(23,25)의 하나의 실시 형태를 도시한 것이다. 유전층의 일부를 제거하여 제2 스페이서 영역을 한정하는 데에는 어떠한 방법도 이용할 수 있다. 하나의 실시예에 따르면, 반응성 이온 에칭을 이용하여 제2 스페이서 영역을 한정한다. 제1 측벽 스페이서 영역을 한정하는 데 이용되는 에칭법과 같이, 통상적으로 제2 스페이서 영역을 한정하는 데 이용되는 모든 방법은 산화물 층(9)이 게이트 구조물의 정상부 및 기판의 표면 상에 잔재하도록 산화물에 대해 선택성을 갖는다.
제2 스페이서 영역의 형성 후에는, 기판 내에 딥 소오스/드레인 영역(27,29)을 삽입시킬 수도 있다. 이어서, 도핑제를 활성화시킬 수 있다. 도핑제의 활성화는 단일 급속 열처리 단계를 이용하여 수행할 수 있다. 그러나, 다른 방법을 이용할 수도 있다. 그러나, 단시간이 소요되는 단일 급속 열처리 단계를 이용하면 확산이 최소화될 수 있다.
딥 소오스/드레인 삽입물 도핑제는 기판 내에 삽입되기 때문에, 이들 도핑제는 다결정질 규소 게이트, 측벽 스페이서 및 제2 스페이서 영역을 도핑할 수도 있다. 하나의 예시적 실시예에 따르면, 소오스/드레인 도핑제는 약 10 KeV 내지 약 15 KeV를 이용하여 삽입시킬 수도 있으며, 이들 도핑제는 NFET 용도에는 N 유형의 도핑제를, 그리고 PFET 용도에는 P 유형의 도핑제를 사용한다. 도핑제는 약 1000℃ 내지 약 1100℃에서 약 5 초 내지 약 15 초동안 급속 열 어니일링(RTA)을 통해 활성화시킬 수도 있다.
딥 소오스/드레인 삽입물을 삽입한 후에는, 소오스/드레인 및 다결정질 규소 게이트 상에 상부 구조물을 형성시켜 전위 라인(the front end of the line, FEOL) 공정을 완료할 수 있다. 통상적으로, 상부 구조물은 자체 정렬된다. 또한, 상부 구조물은 소오스/드레인 영역의 정상부 및 게이트 구조물의 정상부를 규소 처리하여 형성시키는 것이 통상적이다. 그러한 상부 구조물의 형성 방법은 CMOS 공정과 용이한 상용성을 갖는다.
상부 구조물의 형성 후에는, 게이트 구조물 및 기판 표면에 있어 노출된 산화물 층(9) 영역을 제거하는 공정을 수행한다. 어떠한 적당한 방법도 이용할 수 있다. 하나의 실시 형태에 따르면, HF 산 중에서 습식 에칭을 수행하여 산화물을 제거한다. 습식 에칭은 코발트 또는 티탄 침착 이전에 수행할 수도 있다. 코발트 또는 티탄 침착법을 이용하여 코발트 또는 티탄을 침착시킨 후 이들을 고온 하에 RTA 공정을 이용하여 규소와 반응시킴으로써 규화물을 형성시킬 수도 있다. 통상, 코발트 또는 티탄은 두께가 약 50 nm 내지 약 100 nm이고, 이들은 약 500℃ 내지 약 800℃의 온도에서 RTA를 이용하여 규소와 반응시킨다. 또한, 산화물을 제거하면, 이후 형성되는 규화물에 의해 측벽 스페이서 영역을 다결정질 게이트로 단축시킬 수 있다.
측벽 스페이서를 게이트로 단축시키는 것은 통상적으로 게이트와 측벽 스페이서가 동일한 전위로 존재하도록 돕는 데 있어 중요하다. 또한, 단축은 확장부의 제어에도 도움을 줄 수 있으므로, 장치 구조물의 충분한 전기적 연결을 달성하는 데 도움을 줄 수 있다.
도 1h는 소오스/드레인 영역(27,29) 상에 각각 규소 처리된 상부 구조물(31,33)을, 그리고 게이트(3) 및 규소 측벽 스페이서(19,21) 상에 규화 영역(35)을 형성시킨 후의 본 발명에 따른 구조물의 실시 형태를 도시한 것이다,
또한, 본 발명은 도면에 도시되고 전술한 바와 같은 반도체 장치 구조물을 포함한다.
본 발명에 대한 전술한 설명은 본 발명을 예시하고 설명한 것이다. 또한, 개시 내용은 본 발명의 바람직한 실시 형태만을 제시하고 설명한 것이나, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서도 사용할 수 있으며, 본 명세서에 표현된 발명의 개념 영역, 상기 교시 내용의 등가물, 및/또는 관련 분야의 기술 또는 지식 내에서 변경 또는 수정할 수 있다. 전술한 실시 형태는 본 발명을 실행하는 것으로 공지된 최선의 방식을 설명하고, 당업자들이 그러한 또는 다른 실시 형태 및 본 발명의 특정 용도에서 요구하는 각종 변형예로 본 발명을 이용할 수 있도록 하기 위한 것이다. 따라서, 이들 설명은 본 명세서에 개시된 형태에 본 발명을 국한시키고자 하는 의도가 아니다. 또한, 첨부된 청구 범위는 대안적 실시 형태를 포함하는 것으로 해석하고자 한다.
본 발명은 게이트 중첩부를 가진 소오스/드레인 확장부를 형성하는 방법에 관한 것이다.

Claims (24)

  1. 반도체 기판 및 이 반도체 기판 상의 게이트 구조물 상에 산화물 층을 형성시키는 단계,
    게이트 구조물의 양측에 제1 및 제2 측벽 스페이서 영역을 형성시키는 단계,
    측벽 스페이서 영역의 양측에 스페이서 영역을 형성시키는 단계,
    게이트 구조물의 상부 영역 및 측벽 스페이서 영역, 그리고 게이트 구조물에 근접한 반도체 기판 내 소오스/드레인 확장부의 규화부를 규소 처리하는 단계
    를 포함하는 게이트 중첩부를 가진 소오스/드레인 확장부의 제조 방법.
  2. 반도체 기판 상에 게이트 산화물 영역을 형성시키는 단계,
    게이트 산화물 영역 상에 게이트 구조물을 형성시키는 단계,
    반도체 기판 및 게이트 구조물 상에 산화물 층을 형성시키는 단계,
    반도체 기판 내에 소오스 및 드레인 확장 영역을 삽입하는 단계,
    게이트 구조물의 양측에 제1 측벽 스페이서 영역을 형성시키는 단계,
    상기 제1 스페이서 영역의 양측에 제2 측벽 스페이서 영역을 형성시키는 단계,
    반도체 기판 내에 딥 소오스 및 드레인 영역을 삽입하는 단계,
    게이트 구조물의 상부, 및 이 게이트 구조물의 정상부에 근접한 게이트 구조물의 양측에 존재하는 산화물 층을 제거하는 단계, 및
    게이트 구조물 및 이 게이트 구조물의 정상부 부근의 측벽 스페이서 영역, 그리고 상기 제1 측벽 스페이서 영역 또는 제2 스페이서 영역에 의해 피복되지 않은 소오스/드레인 확장 영역의 규화부를 규소 처리하는 단계
    를 포함하는 반도체 장치 구조물의 제조 방법.
  3. 제2항에 있어서, 측벽 스페이서 영역을 형성시키는 단계는
    산화물 층 상에 규소층을 제공하는 단계와,
    규소층을 에칭하여 게이트 구조물의 양측에 규소층을 남기는 단계
    를 포함하는 것인 방법.
  4. 제3항에 있어서, 규소층은 비결정형 규소인 것인 방법.
  5. 제3항에 있어서, 규소층은 반응성 이온 에칭법 또는 비등방성 에칭 화학 기술로 에칭하는 것인 방법.
  6. 제5항에 있어서, 비등방성 에칭법은 산화물에 대해 매우 선택적인 것인 방법.
  7. 제3항에 있어서, 규소층은 두께가 약 10 nm 내지 약 20 nm인 방법.
  8. 제2항에 있어서, 스페이서 영역을 형성시키는 단계는
    산화물 층 및 측벽 스페이서 영역 상에 유전 물질층을 제공하는 단계와,
    유전 물질층을 에칭하여 측벽 스페이서 영역의 양측에 유전 물질층을 남기는 단계
    를 포함하는 것인 방법.
  9. 제8항에 있어서, 유전 물질은 질화규소인 것인 방법.
  10. 제9항에 있어서, 질화물 층은 화학 증착법에 의해 제공하는 것인 방법.
  11. 제10항에 있어서, 화학 증착법은 600℃ 미만의 온도에서 수행하는 것인 방법.
  12. 제9항에 있어서, 질화물 층은 반응성 이온 에칭법으로 에칭하는 것인 방법.
  13. 제12항에 있어서, 반응성 이온 에칭법은 산화물에 대해 선택적인 것인 방법.
  14. 제8항에 있어서, 유전 물질은 HF 중의 에칭에 대해 내성을 가지는 것인 방법.
  15. 제2항에 있어서, 딥 소오스 및 드레인 영역은 단일 급속 열처리 단계로 형성시키는 것인 방법.
  16. 제2항에 있어서, 딥 소오스 및 드레인 영역을 형성하도록 삽입된 화학종은 게이트 구조물 및 측벽 스페이서 영역 내에도 삽입되는 것인 방법.
  17. 제2항에 있어서, 게이트 구조물 및 측벽 스페이서 영역은 다결정질 규소로 형성되는 것인 방법.
  18. 제2항에 있어서, 측벽 스페이서 영역을 형성하기 전에, 소오스 및 드레인 확장부를 어니일링 처리하는 단계를 수행하지 않는 것인 방법.
  19. 반도체 기판,
    반도체 기판의 일부에 존재하는 게이트 산화물 영역,
    게이트 산화물 영역 상에 존재하는 게이트 구조물,
    게이트 구조물의 양측에 존재하는 제1 측벽 스페이서 영역,
    제1 측벽 스페이서 영역의 양측에 존재하는 제2 측벽 스페이서 영역,
    제1 측벽 스페이서 영역 및 제2 스페이서 영역과 반도체 기판 사이에 존재하는 산화물 층,
    제1 측벽 스페이서 영역과 제2 스페이서 영역 아래에 존재하는 기판 내 소오스/드레인 확장 영역,
    제1 측벽 스페이서 영역과 제2 스페이서 영역 아래에 존재하는 기판 내 소오스/드레인 확장 영역에 근접한 기판 내의 규소 처리된 소오스/드레인 확장 영역, 및
    소오스/드레인 확장 영역과 규소 처리된 소오스/드레인 확장 영역 아래에 존재하는 소오스/드레인 영역
    을 포함하고,
    상기 게이트 산화물 영역에 있어 정상부 부근의 일부와, 상기 측벽 스페이서 영역에 있어 정상부 부근의 일부는 규소 처리되어 있는 것인 반도체 장치 구조물.
  20. 제19항에 있어서, 측벽 스페이서 영역은 두께가 약 10 nm 내지 약 20 nm인 것인 반도체 장치 구조물.
  21. 제19항에 있어서, 게이트 구조물과 측벽 스페이서 영역은 다결정질 규소를 포함하는 것인 반도체 장치 구조물.
  22. 제19항에 있어서, 제2 스페이서 영역은 유전 물질을 포함하는 것인 반도체 장치 구조물.
  23. 제19항에 있어서, 제2 스페이서 영역은 질화규소를 포함하는 것인 반도체 장치 구조물.
  24. 제19항에 있어서, 측벽 스페이서 영역이 게이트 구조물로 단축되어 있는 것인 반도체 장치 구조물.
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