JP2002222948A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 拡散層の幅が狭くなると、拡散層の抵抗が上
昇し、かつコンタクトホールが側壁スペーサに被さる分
だけ拡散層との接触面積が小さくなり、コンタクト抵抗
が上昇するという課題があった。 【解決手段】 シリコン基板２の表面をスパッタエッチ
ングして、たたき出されたシリコンクラスタにより側壁
スペーサ８上にシリコン膜１１を形成する。その後、全
面にコバルト、チタンなどの金属膜を堆積する。その
後、シリサイドプロセスを行い、拡散層１０上及び側壁
スペーサ８上に金属シリサイド層１２，１３を形成す
る。その後、層間絶縁膜１４を形成し、それをフォトエ
ッチングして、側壁スペーサ８に被さるコンタクトホー
ル１５を層間絶縁膜１４に形成する。
昇し、かつコンタクトホールが側壁スペーサに被さる分
だけ拡散層との接触面積が小さくなり、コンタクト抵抗
が上昇するという課題があった。 【解決手段】 シリコン基板２の表面をスパッタエッチ
ングして、たたき出されたシリコンクラスタにより側壁
スペーサ８上にシリコン膜１１を形成する。その後、全
面にコバルト、チタンなどの金属膜を堆積する。その
後、シリサイドプロセスを行い、拡散層１０上及び側壁
スペーサ８上に金属シリサイド層１２，１３を形成す
る。その後、層間絶縁膜１４を形成し、それをフォトエ
ッチングして、側壁スペーサ８に被さるコンタクトホー
ル１５を層間絶縁膜１４に形成する。
Description
【０００１】
【発明の属する技術分野】この発明はサリサイド構造を
有するＭＯＳトランジスタの製造方法に関するものであ
る。
有するＭＯＳトランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】図５及び図６はサリサイド構造を有す
る、従来のＭＯＳトランジスタの製造方法を工程順に示
す断面図である。
る、従来のＭＯＳトランジスタの製造方法を工程順に示
す断面図である。
【０００３】従来の方法により、サリサイド構造を有す
るＭＯＳトランジスタを製造する場合、先ず、フィール
ド酸化膜１が形成されたシリコン基板２の活性領域（フ
ィールド酸化膜以外の領域）上にゲート酸化膜３を形成
する。その後、ゲート酸化膜３上に、シリコン酸化膜４
が上面に設けられた、ポリシリコン膜５と金属シリサイ
ド膜６とからなる２層構造のゲート電極７を形成する
（図５（ａ））。
るＭＯＳトランジスタを製造する場合、先ず、フィール
ド酸化膜１が形成されたシリコン基板２の活性領域（フ
ィールド酸化膜以外の領域）上にゲート酸化膜３を形成
する。その後、ゲート酸化膜３上に、シリコン酸化膜４
が上面に設けられた、ポリシリコン膜５と金属シリサイ
ド膜６とからなる２層構造のゲート電極７を形成する
（図５（ａ））。
【０００４】その後、全面にシリコン窒化膜を堆積し、
それを異方性エッチングして、ゲート電極７の側壁に側
壁スペーサ８を形成する（図５（ｂ））。この際、ゲー
ト酸化膜３のゲート電極７及び側壁スペーサ８で覆われ
ていない部分もエッチングにより除去され、ゲート電極
７及び側壁スペーサ８下のゲート酸化膜９が残る。
それを異方性エッチングして、ゲート電極７の側壁に側
壁スペーサ８を形成する（図５（ｂ））。この際、ゲー
ト酸化膜３のゲート電極７及び側壁スペーサ８で覆われ
ていない部分もエッチングにより除去され、ゲート電極
７及び側壁スペーサ８下のゲート酸化膜９が残る。
【０００５】その後、シリコン基板２の表層に拡散層１
０を形成する（図５（ｃ））。その後、全面にコバル
ト、チタンなどからなる金属膜を堆積し、シリサイドプ
ロセスを行い、拡散層１０上にコバルトシリサイド（Ｃ
ｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）などから
なる金属シリサイド層１２を形成する（図６（ａ））。
０を形成する（図５（ｃ））。その後、全面にコバル
ト、チタンなどからなる金属膜を堆積し、シリサイドプ
ロセスを行い、拡散層１０上にコバルトシリサイド（Ｃ
ｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）などから
なる金属シリサイド層１２を形成する（図６（ａ））。
【０００６】その後、層間絶縁膜１４を形成し、側壁ス
ペーサ８に被さるコンタクトホール１５を層間絶縁膜１
４に形成する（図６（ｂ））。その後、コンタクトホー
ル１５内にバリアメタル膜１６及び金属プラグ１７を形
成する。その後、層間絶縁膜１４上に金属配線１８を形
成する（図６（ｃ））。このようにして、サリサイド構
造を有するＭＯＳトランジスタを製造する。
ペーサ８に被さるコンタクトホール１５を層間絶縁膜１
４に形成する（図６（ｂ））。その後、コンタクトホー
ル１５内にバリアメタル膜１６及び金属プラグ１７を形
成する。その後、層間絶縁膜１４上に金属配線１８を形
成する（図６（ｃ））。このようにして、サリサイド構
造を有するＭＯＳトランジスタを製造する。
【０００７】
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタの製造方法は以上のような工程を備え、拡散層１０
上に金属シリサイド層１２を形成し、拡散層１０を低抵
抗化しているが、拡散層１０の幅Ｗが０．３５μｍ以下
になると、拡散層１０の抵抗が上昇するという課題があ
った。
スタの製造方法は以上のような工程を備え、拡散層１０
上に金属シリサイド層１２を形成し、拡散層１０を低抵
抗化しているが、拡散層１０の幅Ｗが０．３５μｍ以下
になると、拡散層１０の抵抗が上昇するという課題があ
った。
【０００８】また、側壁スペーサ８に被さるようにセル
フアラインメントプロセスによりコンタクトホール１５
を形成しているので、コンタクトホール１５が側壁スペ
ーサ８に被さる分だけ拡散層１０との接触面積が小さく
なり、コンタクト抵抗が上昇するという課題があった。
フアラインメントプロセスによりコンタクトホール１５
を形成しているので、コンタクトホール１５が側壁スペ
ーサ８に被さる分だけ拡散層１０との接触面積が小さく
なり、コンタクト抵抗が上昇するという課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、拡散層の抵抗及びコンタクト抵抗
が低い、サリサイド構造を有するＭＯＳトランジスタの
製造方法を得ることを目的とする。
めになされたもので、拡散層の抵抗及びコンタクト抵抗
が低い、サリサイド構造を有するＭＯＳトランジスタの
製造方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るＭＯＳト
ランジスタの製造方法は、シリコン基板上に形成された
ゲート酸化膜上にゲート電極を形成する工程と、ゲート
電極の形成後、ゲート電極の側壁に側壁スペーサを形成
する工程と、側壁スペーサの形成後、シリコン基板の表
層に拡散層を形成する工程と、拡散層の形成後、側壁ス
ペーサ上にシリコン膜を形成する工程と、シリコン膜の
形成後、金属膜を堆積し、熱処理により拡散層上及び側
壁スペーサ上に金属シリサイド層を形成する工程と、金
属シリサイド層の形成後、層間絶縁膜を形成し、側壁ス
ペーサに被さるコンタクトホールを層間絶縁膜に形成す
る工程とを備えたものである。
ランジスタの製造方法は、シリコン基板上に形成された
ゲート酸化膜上にゲート電極を形成する工程と、ゲート
電極の形成後、ゲート電極の側壁に側壁スペーサを形成
する工程と、側壁スペーサの形成後、シリコン基板の表
層に拡散層を形成する工程と、拡散層の形成後、側壁ス
ペーサ上にシリコン膜を形成する工程と、シリコン膜の
形成後、金属膜を堆積し、熱処理により拡散層上及び側
壁スペーサ上に金属シリサイド層を形成する工程と、金
属シリサイド層の形成後、層間絶縁膜を形成し、側壁ス
ペーサに被さるコンタクトホールを層間絶縁膜に形成す
る工程とを備えたものである。
【００１１】この発明に係るＭＯＳトランジスタの製造
方法は、側壁スペーサ上へのシリコン膜の形成工程が、
露出しているシリコン基板の表面をスパッタエッチング
する工程を有するものである。
方法は、側壁スペーサ上へのシリコン膜の形成工程が、
露出しているシリコン基板の表面をスパッタエッチング
する工程を有するものである。
【００１２】この発明に係るＭＯＳトランジスタの製造
方法は、シリコン基板の表面のエッチング量が、１００
Å以上であるものである。
方法は、シリコン基板の表面のエッチング量が、１００
Å以上であるものである。
【００１３】この発明に係るＭＯＳトランジスタの製造
方法は、側壁スペーサ上へのシリコン膜の形成工程が、
ゲート電極及び側壁スペーサを覆うシリコン膜を堆積す
る工程と、シリコン膜の堆積後、シリコン膜を異方性エ
ッチングする工程とを有するものである。
方法は、側壁スペーサ上へのシリコン膜の形成工程が、
ゲート電極及び側壁スペーサを覆うシリコン膜を堆積す
る工程と、シリコン膜の堆積後、シリコン膜を異方性エ
ッチングする工程とを有するものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１から図３はサリサイド構造を有す
る、この発明の実施の形態１によるＭＯＳトランジスタ
の製造方法を工程順に示す断面図である。
説明する。 実施の形態１．図１から図３はサリサイド構造を有す
る、この発明の実施の形態１によるＭＯＳトランジスタ
の製造方法を工程順に示す断面図である。
【００１５】実施の形態１の方法により、サリサイド構
造を有するＭＯＳトランジスタを製造する場合、先ず、
フィールド酸化膜１が形成されたシリコン基板２の活性
領域（フィールド酸化膜１以外の領域）上にゲート酸化
膜３を形成する。その後、ＬＰＣＶＤ法により、全面に
ポリシリコン膜を堆積し、その上に、スパッタリング法
により、金属シリサイド膜を堆積し、さらに、その上
に、ＬＰＣＶＤ法により、ＴＥＯＳ（テトラエチルオル
ソシリケート）を原料として用いて形成されたシリコン
酸化膜を堆積する。その後、シリコン酸化膜、金属シリ
サイド膜及びポリシリコン膜をフォトエッチングして、
ゲート酸化膜３上に、シリコン酸化膜４が上面に設けら
れた、ポリシリコン膜５と金属シリサイド膜６とからな
る２層構造のゲート電極７を形成する（図１（ａ））。
なお、シリコン酸化膜４は、後述する層間絶縁膜に形成
されるコンタクトホール内の金属プラグとゲート電極と
が接続する恐れがないようにゲート電極７の上面に設け
ている。
造を有するＭＯＳトランジスタを製造する場合、先ず、
フィールド酸化膜１が形成されたシリコン基板２の活性
領域（フィールド酸化膜１以外の領域）上にゲート酸化
膜３を形成する。その後、ＬＰＣＶＤ法により、全面に
ポリシリコン膜を堆積し、その上に、スパッタリング法
により、金属シリサイド膜を堆積し、さらに、その上
に、ＬＰＣＶＤ法により、ＴＥＯＳ（テトラエチルオル
ソシリケート）を原料として用いて形成されたシリコン
酸化膜を堆積する。その後、シリコン酸化膜、金属シリ
サイド膜及びポリシリコン膜をフォトエッチングして、
ゲート酸化膜３上に、シリコン酸化膜４が上面に設けら
れた、ポリシリコン膜５と金属シリサイド膜６とからな
る２層構造のゲート電極７を形成する（図１（ａ））。
なお、シリコン酸化膜４は、後述する層間絶縁膜に形成
されるコンタクトホール内の金属プラグとゲート電極と
が接続する恐れがないようにゲート電極７の上面に設け
ている。
【００１６】その後、ＬＰＣＶＤ法により、全面にシリ
コン窒化膜を堆積する。その後、それを異方性エッチン
グして、ゲート電極７の側壁に側壁スペーサ８を形成す
る（図１（ｂ））。この際、ゲート酸化膜３のゲート電
極７及び側壁スペーサ８で覆われていない部分もエッチ
ングにより除去され、ゲート電極７及び側壁スペーサ８
下のゲート酸化膜９が残る。
コン窒化膜を堆積する。その後、それを異方性エッチン
グして、ゲート電極７の側壁に側壁スペーサ８を形成す
る（図１（ｂ））。この際、ゲート酸化膜３のゲート電
極７及び側壁スペーサ８で覆われていない部分もエッチ
ングにより除去され、ゲート電極７及び側壁スペーサ８
下のゲート酸化膜９が残る。
【００１７】その後、ゲート電極７、側壁スペーサ８及
びフィールド酸化膜１をマスクとして、シリコン基板２
にｎ型（またはｐ型）の不純物をイオン注入し、シリコ
ン基板２の表層に拡散層１０を形成する（図１
（ｃ））。
びフィールド酸化膜１をマスクとして、シリコン基板２
にｎ型（またはｐ型）の不純物をイオン注入し、シリコ
ン基板２の表層に拡散層１０を形成する（図１
（ｃ））。
【００１８】その後、露出しているシリコン基板２（す
なわち、拡散層１０）の表面をスパッタエッチングす
る。この際、加速されたアルゴンイオンなどがシリコン
基板２の表面に垂直に衝突し、たたき出されたシリコン
クラスタが側壁スペーサ８上に堆積し、側壁スペーサ８
上にシリコン膜１１が形成される（図２（ａ））。シリ
コンクラスタの堆積量、すなわちシリコン膜１１の膜厚
は、シリコン基板２の表面のエッチング量に依存する。
好ましくはシリコン基板２の表面を１００Å以上エッチ
ングする。１００Å以上エッチングすることにより、側
壁スペーサ８上にシリコン膜１１を均一に形成すること
ができ、後述する金属シリサイド層を均一に形成するこ
とができる。なお、たたき出されたシリコンクラスタは
ゲート電極７の上面に設けられたシリコン酸化膜４上に
堆積し難い。
なわち、拡散層１０）の表面をスパッタエッチングす
る。この際、加速されたアルゴンイオンなどがシリコン
基板２の表面に垂直に衝突し、たたき出されたシリコン
クラスタが側壁スペーサ８上に堆積し、側壁スペーサ８
上にシリコン膜１１が形成される（図２（ａ））。シリ
コンクラスタの堆積量、すなわちシリコン膜１１の膜厚
は、シリコン基板２の表面のエッチング量に依存する。
好ましくはシリコン基板２の表面を１００Å以上エッチ
ングする。１００Å以上エッチングすることにより、側
壁スペーサ８上にシリコン膜１１を均一に形成すること
ができ、後述する金属シリサイド層を均一に形成するこ
とができる。なお、たたき出されたシリコンクラスタは
ゲート電極７の上面に設けられたシリコン酸化膜４上に
堆積し難い。
【００１９】その後、スパッタリング法により、全面に
コバルト、チタンなどからなる金属膜を堆積する。その
後、シリサイドプロセスを行い、拡散層１０上及び側壁
スペーサ８上にコバルトシリサイド（ＣｏＳｉ2 ）、チ
タンシリサイド（ＴｉＳｉ2）などからなる金属シリサ
イド層１２，１３を形成する（図２（ｂ））。シリサイ
ドプロセスでは、先ず、ランプアニール法により、低温
で熱処理し、拡散層１０上及び側壁スペーサ８上に堆積
された金属膜をシリサイド化する。その後、未反応の金
属膜をエッチングにより除去する。その後、ランプアニ
ール法により、高温で熱処理し、シリサイド化された金
属膜をダイシリサイドにする。
コバルト、チタンなどからなる金属膜を堆積する。その
後、シリサイドプロセスを行い、拡散層１０上及び側壁
スペーサ８上にコバルトシリサイド（ＣｏＳｉ2 ）、チ
タンシリサイド（ＴｉＳｉ2）などからなる金属シリサ
イド層１２，１３を形成する（図２（ｂ））。シリサイ
ドプロセスでは、先ず、ランプアニール法により、低温
で熱処理し、拡散層１０上及び側壁スペーサ８上に堆積
された金属膜をシリサイド化する。その後、未反応の金
属膜をエッチングにより除去する。その後、ランプアニ
ール法により、高温で熱処理し、シリサイド化された金
属膜をダイシリサイドにする。
【００２０】その後、常圧ＣＶＤ法により、層間絶縁膜
１４を形成する。その後、それをフォトエッチングし
て、側壁スペーサ８に被さるコンタクトホール１５を層
間絶縁膜１４に形成する（図２（ｃ））。この場合、拡
散層１０とのコンタクトのゲート電極７側の位置は、側
壁スペーサ８によって自己整合的に決まる。
１４を形成する。その後、それをフォトエッチングし
て、側壁スペーサ８に被さるコンタクトホール１５を層
間絶縁膜１４に形成する（図２（ｃ））。この場合、拡
散層１０とのコンタクトのゲート電極７側の位置は、側
壁スペーサ８によって自己整合的に決まる。
【００２１】その後、反応性スパッタリング法により、
全面に窒化チタン（ＴｉＮ）などのチタン化合物を堆積
する。その後、それをフォトエッチングして、コンタク
トホール１５の内壁、並びにコンタクトホール１５から
露出する拡散層１０及び側壁スペーサ８上の金属シリサ
イド層１２，１３の部分に窒化チタン（ＴｉＮ）などか
らなるバリアメタル膜１６を形成する。その後、ＣＶＤ
法により、全面にタングステンなどからなる金属膜を堆
積する。その後、それをエッチバックして、バリアメタ
ル膜１６で被覆されたコンタクトホール１５内に埋め込
まれたタングステンなどからなる金属プラグ１７を形成
する。その後、スパッタリング法により、全面にアルミ
ニウム合金などからなる金属膜を堆積する。その後、そ
れをフォトエッチングして、層間絶縁膜１４上に、アル
ミニウム合金などからなる金属配線１８を形成する（図
３）。このようにして、サリサイド構造を有するＭＯＳ
トランジスタを製造する。
全面に窒化チタン（ＴｉＮ）などのチタン化合物を堆積
する。その後、それをフォトエッチングして、コンタク
トホール１５の内壁、並びにコンタクトホール１５から
露出する拡散層１０及び側壁スペーサ８上の金属シリサ
イド層１２，１３の部分に窒化チタン（ＴｉＮ）などか
らなるバリアメタル膜１６を形成する。その後、ＣＶＤ
法により、全面にタングステンなどからなる金属膜を堆
積する。その後、それをエッチバックして、バリアメタ
ル膜１６で被覆されたコンタクトホール１５内に埋め込
まれたタングステンなどからなる金属プラグ１７を形成
する。その後、スパッタリング法により、全面にアルミ
ニウム合金などからなる金属膜を堆積する。その後、そ
れをフォトエッチングして、層間絶縁膜１４上に、アル
ミニウム合金などからなる金属配線１８を形成する（図
３）。このようにして、サリサイド構造を有するＭＯＳ
トランジスタを製造する。
【００２２】以上のように、この実施の形態１によれ
ば、側壁スペーサ８上にも金属シリサイド層１３を形成
するので、拡散層１０の幅が狭くなっても、拡散層１０
の抵抗の上昇を抑制できる効果が得られる。また、コン
タクトホール１５が側壁スペーサ８に被さっても、コン
タクト抵抗の上昇を抑制できる効果が得られる。
ば、側壁スペーサ８上にも金属シリサイド層１３を形成
するので、拡散層１０の幅が狭くなっても、拡散層１０
の抵抗の上昇を抑制できる効果が得られる。また、コン
タクトホール１５が側壁スペーサ８に被さっても、コン
タクト抵抗の上昇を抑制できる効果が得られる。
【００２３】また、この実施の形態１によれば、露出し
ているシリコン基板２（すなわち、拡散層１０）の表面
をスパッタエッチングすることにより、側壁スペーサ８
上にシリコン膜１１を形成するので、側壁スペーサ８上
のシリコン膜１１の厚さが、シリコン基板２の表面のエ
ッチング量により制御できる効果が得られる。
ているシリコン基板２（すなわち、拡散層１０）の表面
をスパッタエッチングすることにより、側壁スペーサ８
上にシリコン膜１１を形成するので、側壁スペーサ８上
のシリコン膜１１の厚さが、シリコン基板２の表面のエ
ッチング量により制御できる効果が得られる。
【００２４】実施の形態２．図４はサリサイド構造を有
する、この発明の実施の形態２によるＭＯＳトランジス
タの製造方法を工程順に示す断面図である。
する、この発明の実施の形態２によるＭＯＳトランジス
タの製造方法を工程順に示す断面図である。
【００２５】実施の形態２の方法により、サリサイド構
造を有するＭＯＳトランジスタを製造する場合、シリコ
ン基板２の表層に拡散層１０を形成する工程までは、実
施の形態１の場合と同様である。
造を有するＭＯＳトランジスタを製造する場合、シリコ
ン基板２の表層に拡散層１０を形成する工程までは、実
施の形態１の場合と同様である。
【００２６】その後、実施の形態２の方法では、ＬＰＣ
ＶＤ法により、全面にポリシリコン、ドープトポリシリ
コン、アモルファスシリコン、ドープトアモルファスシ
リコンなどからなるシリコン膜２１を堆積する（図４
（ａ））。その後、シリコン膜２１を異方性エッチング
して、側壁スペーサ８上にシリコン膜２２を残す（図４
（ｂ））。
ＶＤ法により、全面にポリシリコン、ドープトポリシリ
コン、アモルファスシリコン、ドープトアモルファスシ
リコンなどからなるシリコン膜２１を堆積する（図４
（ａ））。その後、シリコン膜２１を異方性エッチング
して、側壁スペーサ８上にシリコン膜２２を残す（図４
（ｂ））。
【００２７】その後、実施の形態１の場合と同様に、シ
リサイドプロセスを行い、拡散層１０上及び側壁スペー
サ８上にコバルトシリサイド（ＣｏＳｉ2 ）、チタンシ
リサイド（ＴｉＳｉ2 ）などからなる金属シリサイド層
１２，２３を形成する（図４（ｃ））。これ以後、実施
の形態１の場合と同様である。このようにして、サリサ
イド構造を有するＭＯＳトランジスタを製造する。
リサイドプロセスを行い、拡散層１０上及び側壁スペー
サ８上にコバルトシリサイド（ＣｏＳｉ2 ）、チタンシ
リサイド（ＴｉＳｉ2 ）などからなる金属シリサイド層
１２，２３を形成する（図４（ｃ））。これ以後、実施
の形態１の場合と同様である。このようにして、サリサ
イド構造を有するＭＯＳトランジスタを製造する。
【００２８】以上のように、この実施の形態２によれ
ば、側壁スペーサ８上にも金属シリサイド層２３を形成
するので、実施の形態１と同様に、拡散層１０の抵抗及
びコンタクト抵抗の上昇を抑制できる効果が得られる。
ば、側壁スペーサ８上にも金属シリサイド層２３を形成
するので、実施の形態１と同様に、拡散層１０の抵抗及
びコンタクト抵抗の上昇を抑制できる効果が得られる。
【００２９】また、この実施の形態２によれば、全面に
シリコン膜２１を堆積し、それを異方性エッチングする
ことにより、側壁スペーサ８上にシリコン膜２２を形成
するので、側壁スペーサ８上のシリコン膜２２の厚さ
が、側壁スペーサ８の形状により一律に定まる効果が得
られる。
シリコン膜２１を堆積し、それを異方性エッチングする
ことにより、側壁スペーサ８上にシリコン膜２２を形成
するので、側壁スペーサ８上のシリコン膜２２の厚さ
が、側壁スペーサ８の形状により一律に定まる効果が得
られる。
【００３０】なお、上述した各実施の形態では、ポリシ
リコン膜５と金属シリサイド膜６とからなる２層構造の
ゲート電極７を用いる場合について説明したが、ドープ
トポリシリコンからなるゲート電極を用いてもよい。
リコン膜５と金属シリサイド膜６とからなる２層構造の
ゲート電極７を用いる場合について説明したが、ドープ
トポリシリコンからなるゲート電極を用いてもよい。
【００３１】
【発明の効果】以上のように、この発明によれば、シリ
コン基板上に形成されたゲート酸化膜上にゲート電極を
形成する工程と、ゲート電極の形成後、ゲート電極の側
壁に側壁スペーサを形成する工程と、側壁スペーサの形
成後、シリコン基板の表層に拡散層を形成する工程と、
拡散層の形成後、側壁スペーサ上にシリコン膜を形成す
る工程と、シリコン膜の形成後、金属膜を堆積し、熱処
理により拡散層上及び側壁スペーサ上に金属シリサイド
層を形成する工程と、金属シリサイド層の形成後、層間
絶縁膜を形成し、側壁スペーサに被さるコンタクトホー
ルを層間絶縁膜に形成する工程とを備えるように、ＭＯ
Ｓトランジスタの製造方法を構成したので、拡散層の幅
が狭くなっても拡散層の抵抗が低く、コンタクトホール
が側壁スペーサに被さってもコンタクト抵抗が低いＭＯ
Ｓトランジスタを製造できるＭＯＳトランジスタの製造
方法が得られる効果がある。
コン基板上に形成されたゲート酸化膜上にゲート電極を
形成する工程と、ゲート電極の形成後、ゲート電極の側
壁に側壁スペーサを形成する工程と、側壁スペーサの形
成後、シリコン基板の表層に拡散層を形成する工程と、
拡散層の形成後、側壁スペーサ上にシリコン膜を形成す
る工程と、シリコン膜の形成後、金属膜を堆積し、熱処
理により拡散層上及び側壁スペーサ上に金属シリサイド
層を形成する工程と、金属シリサイド層の形成後、層間
絶縁膜を形成し、側壁スペーサに被さるコンタクトホー
ルを層間絶縁膜に形成する工程とを備えるように、ＭＯ
Ｓトランジスタの製造方法を構成したので、拡散層の幅
が狭くなっても拡散層の抵抗が低く、コンタクトホール
が側壁スペーサに被さってもコンタクト抵抗が低いＭＯ
Ｓトランジスタを製造できるＭＯＳトランジスタの製造
方法が得られる効果がある。
【００３２】この発明によれば、側壁スペーサ上へのシ
リコン膜の形成工程が、露出しているシリコン基板の表
面をスパッタエッチングする工程を有するように、ＭＯ
Ｓトランジスタの製造方法を構成したので、側壁スペー
サ上のシリコン膜の厚さが、シリコン基板の表面のエッ
チング量により制御できるＭＯＳトランジスタの製造方
法が得られる効果がある。
リコン膜の形成工程が、露出しているシリコン基板の表
面をスパッタエッチングする工程を有するように、ＭＯ
Ｓトランジスタの製造方法を構成したので、側壁スペー
サ上のシリコン膜の厚さが、シリコン基板の表面のエッ
チング量により制御できるＭＯＳトランジスタの製造方
法が得られる効果がある。
【００３３】この発明によれば、シリコン基板の表面の
エッチング量が、１００Å以上であるように、ＭＯＳト
ランジスタの製造方法を構成したので、側壁スペーサ上
にシリコン膜を均一に形成することができるＭＯＳトラ
ンジスタの製造方法が得られる効果がある。
エッチング量が、１００Å以上であるように、ＭＯＳト
ランジスタの製造方法を構成したので、側壁スペーサ上
にシリコン膜を均一に形成することができるＭＯＳトラ
ンジスタの製造方法が得られる効果がある。
【００３４】この発明によれば、側壁スペーサ上へのシ
リコン膜の形成工程が、ゲート電極及び側壁スペーサを
覆うシリコン膜を堆積する工程と、シリコン膜の堆積
後、シリコン膜を異方性エッチングする工程とを有する
ように、ＭＯＳトランジスタの製造方法を構成したの
で、側壁スペーサ上のシリコン膜の厚さが、側壁スペー
サの形状により一律に定まるＭＯＳトランジスタの製造
方法が得られる効果がある。
リコン膜の形成工程が、ゲート電極及び側壁スペーサを
覆うシリコン膜を堆積する工程と、シリコン膜の堆積
後、シリコン膜を異方性エッチングする工程とを有する
ように、ＭＯＳトランジスタの製造方法を構成したの
で、側壁スペーサ上のシリコン膜の厚さが、側壁スペー
サの形状により一律に定まるＭＯＳトランジスタの製造
方法が得られる効果がある。
【図１】 この発明の実施の形態１によるＭＯＳトラン
ジスタの製造方法を工程順に示す断面図である（その
１）。
ジスタの製造方法を工程順に示す断面図である（その
１）。
【図２】 この発明の実施の形態１によるＭＯＳトラン
ジスタの製造方法を工程順に示す断面図である（その
２）。
ジスタの製造方法を工程順に示す断面図である（その
２）。
【図３】 この発明の実施の形態１によるＭＯＳトラン
ジスタの製造方法を工程順に示す断面図である（その
３）。
ジスタの製造方法を工程順に示す断面図である（その
３）。
【図４】 この発明の実施の形態２によるＭＯＳトラン
ジスタの製造方法を工程順に示す断面図である。
ジスタの製造方法を工程順に示す断面図である。
【図５】 従来のＭＯＳトランジスタの製造方法を工程
順に示す断面図である（その１）。
順に示す断面図である（その１）。
【図６】 従来のＭＯＳトランジスタの製造方法を工程
順に示す断面図である（その２）。
順に示す断面図である（その２）。
１ フィールド酸化膜、２ シリコン基板、３ ゲート
酸化膜、４ シリコン酸化膜、５ ポリシリコン膜、６
金属シリサイド膜、７ ゲート電極、８ 側壁スペー
サ、９ ゲート酸化膜、１０ 拡散層、１１，２２ シ
リコン膜、１２，１３，２３ 金属シリサイド層、１４
層間絶縁膜、１５ コンタクトホール、１６ バリア
メタル膜、１７ 金属プラグ、１８ 金属配線、２１
シリコン膜。
酸化膜、４ シリコン酸化膜、５ ポリシリコン膜、６
金属シリサイド膜、７ ゲート電極、８ 側壁スペー
サ、９ ゲート酸化膜、１０ 拡散層、１１，２２ シ
リコン膜、１２，１３，２３ 金属シリサイド層、１４
層間絶縁膜、１５ コンタクトホール、１６ バリア
メタル膜、１７ 金属プラグ、１８ 金属配線、２１
シリコン膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB40 CC01 DD02 DD04 DD22 DD37 DD42 DD43 DD80 DD84 FF14 FF18 FF22 GG09 HH15 5F033 HH09 JJ19 JJ33 KK01 KK26 KK27 LL04 NN06 NN07 PP06 PP15 PP16 QQ08 QQ09 QQ14 QQ16 QQ31 QQ37 QQ65 QQ70 QQ73 QQ82 SS12 TT08 WW01 XX09 5F040 DA10 DC01 EC01 EC07 EC13 EH02 EH07 EJ02 EJ03 EJ08 FA07 FA10 FA16 FC19 FC21
Claims (4)
- 【請求項１】 シリコン基板上に形成されたゲート酸化
膜上にゲート電極を形成する工程と、 上記ゲート電極の形成後、上記ゲート電極の側壁に側壁
スペーサを形成する工程と、 上記側壁スペーサの形成後、上記シリコン基板の表層に
拡散層を形成する工程と、 上記拡散層の形成後、上記側壁スペーサ上にシリコン膜
を形成する工程と、 上記シリコン膜の形成後、金属膜を堆積し、熱処理によ
り上記拡散層上及び上記側壁スペーサ上に金属シリサイ
ド層を形成する工程と、 上記金属シリサイド層の形成後、層間絶縁膜を形成し、
上記側壁スペーサに被さるコンタクトホールを上記層間
絶縁膜に形成する工程とを備えたＭＯＳトランジスタの
製造方法。 - 【請求項２】 側壁スペーサ上へのシリコン膜の形成工
程は、露出しているシリコン基板の表面をスパッタエッ
チングする工程を有することを特徴とする請求項１記載
のＭＯＳトランジスタの製造方法。 - 【請求項３】 シリコン基板の表面のエッチング量は、
１００Å以上であることを特徴とする請求項１記載のＭ
ＯＳトランジスタの製造方法。 - 【請求項４】 側壁スペーサ上へのシリコン膜の形成工
程は、ゲート電極及び側壁スペーサを覆うシリコン膜を
堆積する工程と、上記シリコン膜の堆積後、上記シリコ
ン膜を異方性エッチングする工程とを有することを特徴
とする請求項１記載のＭＯＳトランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020518A JP2002222948A (ja) | 2001-01-29 | 2001-01-29 | Ｍｏｓトランジスタの製造方法 |
| US09/874,111 US6410392B1 (en) | 2001-01-29 | 2001-06-06 | Method of producing MOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020518A JP2002222948A (ja) | 2001-01-29 | 2001-01-29 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002222948A true JP2002222948A (ja) | 2002-08-09 |
Family
ID=18886216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020518A Withdrawn JP2002222948A (ja) | 2001-01-29 | 2001-01-29 | Ｍｏｓトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6410392B1 (ja) |
| JP (1) | JP2002222948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100953334B1 (ko) * | 2007-12-17 | 2010-04-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7968394B2 (en) * | 2005-12-16 | 2011-06-28 | Freescale Semiconductor, Inc. | Transistor with immersed contacts and methods of forming thereof |
| CN102347234B (zh) | 2010-07-29 | 2013-09-18 | 中国科学院微电子研究所 | 半导体器件结构及其制造方法 |
| US9711612B2 (en) * | 2010-07-30 | 2017-07-18 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device structure and method for fabricating the same |
| CN102347277B (zh) * | 2010-07-30 | 2014-02-12 | 中国科学院微电子研究所 | 半导体器件结构及其制作方法 |
| CN102881634B (zh) * | 2011-07-15 | 2014-10-29 | 中国科学院微电子研究所 | 半导体器件结构及其制作方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864691A (ja) | 1994-08-18 | 1996-03-08 | Oki Electric Ind Co Ltd | サリサイド構造を有するｍｏｓｆｅｔの製造方法 |
| US6077763A (en) * | 1996-11-19 | 2000-06-20 | United Microelectronics Corp. | Process for fabricating a self-aligned contact |
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