KR20010014877A - 이중형 박막 전계 효과 트랜지스터 및 어플리케이션 - Google Patents

Abstract

본 발명에 따른 초소형 전자 소자는 입력 전압을 수용하기에 적합하게 되어 있는 게이트층을 포함한다. 절연층이 상기 게이트층 상에 형성되고, 전도 채널층이 상기 절연층 상에 형성되어 소스 및 드레인 사이에 전류를 전달한다. 전도 채널층은 이중 채널을 제공하기에 적합하게 되어 있다. 이중 채널은 p 채널과 n 채널을 포함하며, p 채널과 n 채널 중 하나는 입력 전압 극성에 선택적으로 응답할 수 있다. 상기 소자 및 적용례를 형성하는 방법도 개시 및 청구된다.

Description

이중형 박막 전계 효과 트랜지스터 및 어플리케이션{DUAL-TYPE THIN-FILM FIELD-EFFECT TRANSISTORS AND APPLICATIONS}

본 출원은 1999년 3월 7일에 출원된 가출원 번호 제60/124,867호를 우선권 주장하며, 상기 출원은 본 명세서에 참고로 합체된다.

본 발명은 전체적으로 박막 초소형 전자 소자 (thin film microelectronic components) 분야, 보다 구체적으로는 페로브스카이트(Perovskite) 또는 모트-절연체(Mott-insulator)를 기본으로 하는 재료를 포함하는 이중형 박막 전계 효과 트랜지스터(TFT)와, 초소형 전자 및 광학 전자 어플리케이션에 관한 것이다.

반도체 산업은 주로, 실리콘을 기본으로 하는 소자의 실장(implementation) 및 특성에 기초하여 왔다. 실리콘을 기본으로 하는 재료를 넘어 스위치로서 기능할 수도 있는 새로운 초소형 전자 소자에 대한 연구가 새로운 도전 과제로 되고 있다. 상보형 산화 금속 반도체(complementary metal oxide semiconductor, CMOS) 기술이 초소형 전자 산업에서 주요 역할을 하고 있다. 실리콘을 기본으로 하는 CMOS 기술은 주로 2가지 유형의 트랜지스터, 즉 n형 트랜지스터(NMOS)와, p형 트랜지스터(PMOS)를 제공한다. 이들 트랜지스터는 음(-)으로 도핑된 실리콘(전자가 풍부) 또는 양(+)으로 도핑된 실리콘(홀이 풍부)을 사용하여 실리콘으로 성형된다.

트랜지스터는 벌크 기술 또는 박막 기술로 성형할 수도 있다. 전형적인 n 웰 CMOS 프로세스(n-well CMOS process)에 있어서, p 채널(p형) 트랜지스터는 n 웰 자체에 형성되고, n 채널(n형) 트랜지스터는 p 기판(substrate)에 형성된다.

반도체에 보다 많은 다양성을 제공하기 위하여, 입력 신호에 기초하여 전도를 하는 선택적인 채널을 제공할 수 있는 소자가 바람직하다. 따라서, 게이트 전압의 가해진 극성이 변화될 때 단일 소자에서 n형 또는 p형 전도 채널이 달성될 수 있도록 이중형(n/p) 박막 전계 효과 트랜지스터(TFT)에 대한 요구가 있다.

도 1은 종래 기술에 따라, 단일의 p 채널이 마련된 옥사이드 모트-절연체 박막 트랜지스터(MTFT) 소자의 단면도이다.

도 2는 본 발명에 따른 이중형 TFT의 단면도이다.

도 3은 본 발명에 따른 도 2의 TFT의 평면도이다.

도 4는 본 발명에 따라, TFT 구조의 기판을 형성하는 이중형 TFT의 게이트층의 단면도로서, 별도의 리세스 게이트를 형성하는 패턴을 보여준다.

도 5는 본 발명에 따라, 리세스 게이트 및 TFT 소자 영역을 형성하는 마스크 패턴을 보여주는 이중형 TFT의 평면도이다.

도 6은 도 4에 도시한 TFT의 단면도로서, 본 발명에 따라 게이트층/기판 위에 적층된 얇은 절연층을 나타낸다.

도 7은 본 발명에 따라, 절연층 위에 전도 채널 시트를 형성하는 큐프레이트 재료로 구성된 에피택시얼층을 나타내는 도 6의 TFT의 단면도이다.

도 8은 본 발명에 따라, 절연층 위체 적층되는 전도 채널 시트를 형성하는 큐프레이트 재료로 구성된 에피택시얼층을 나타내는 도 6의 TFT의 단면도로서, 상기 절연층을 평탄화하는 데에 화학 기계적 폴리싱 기술이 이용된다.

도 9는 본 발명에 따라, 상기 큐프레이트 표면에 적층되어 소스 전극 및 드레인 전극을 형성하는 전극을 나타내는 도 7의 TFT의 단면도이다.

도 10은 본 발명에 따라, 평평한 큐프레이트 표면에 형성되어 소스 전극 및 드레인 전극을 형성하는 전극을 나타내는 도 8의 TFT의 단면도이다.

도 11은 본 발명에 따라, TFT 소자의 제4 터미널 역할을 하는 상단 게이트 전극을 형성하는 전도층과, 전극 위의 얇은 절연층을 나타내는 도 9의 TFT의 단면도이다.

도 12는 본 발명에 따라, TFT 소자의 제4 터미널 역할을 하는 상단 게이트 전극을 형성하는 전도층과, 전극 위의 얇은 절연층을 나타내는 도 10의 TFT의 단면도이다.

도 13a 내지 도 13c는 본 발명에 따라, 국부적 간극 상태의 존재를 나타내는, 모트 절연체 재료(M-I-Mt) 구조의 에너지 밴드 다이어그램의 한 예를 나타내는 도면이다.

도 14는 본 발명의 한 양태에 따라, 상기 게이트에 인가된 양의 전압으로 n 채널의 형성을 나타내는, M-I-Mt 구조의 에너지 밴드 다이어그램의 한 예를 개략적으로 나타내는 도면이다.

도 15는 본 발명의 다른 양태에 따라, 상기 게이트에 인가된 음의 전압으로 p 채널의 형성을 나타내는, M-I-Mt 구조의 에너지 밴드 다이어그램의 한 예를 개략적으로 나타내는 도면이다.

도 16은 본 발명의 한 양태에 따라 상기 게이트에 인가된 양의 전압으로 n 채널의 형성을 나타내는 M-I-Mt 구조의 전하 분포의 한 예를 개략적으로 나타내는 도면이다.

도 17은 본 발명의 다른 양태에 따라, 상기 게이트에 인가된 음의 전압으로 p 채널의 형성을 나타내는 M-I-Mt 구조의 전하 분포의 한 예를 나타내는 도면이다.

도 18은 본 발명에 따라 형성된 선형 영역(저 드레인 영역)을 나타내는 동작시의 이중형 TFT의 단면도이다.

도 19는 본 발명에 따라 형성된 포화 영역을 나타내는 동작시의 이중형 TFT의 단면도이다.

도 20은 본 발명에 따라 YBCO 재료를 기본으로 하는 이중형 TFT의 소자 구조를 나타내는 단면도이다.

도 21은 게이트 전압(Vg)이 -20 볼트 내지 0 볼트 사이에서 변하는 본 발명에 따른 이중형 TFT에 대한 드레인 전류 대 드레인 전압의 실험 데이터 도면이다.

도 22는 본 발명에 따른 단일 소자의 이중형 전도에 대한 드레인 전류 대 게이트 전압의 실험 데이터 도면이다.

도 23은 본 발명에 따라, p 채널 모드에서의 TFT에 대한 몇 가지의 다른 게이트 전압에 대하여 드레인 전류 대 드레인 전압을 나타내는 실험 데이터 도면이다.

도 24는 본 발명에 따라, n 채널 모드에서의 TFT에 대한 몇 가지의 다른 게이트 전압에 대하여 드레인 전류 대 드레인 전압을 나타내는 실험 데이터 도면이다.

도 25는 본 발명에 따른 이중형 TFT에 대한 큰 온/오프 전류비를 나타내는 그래프이다.

도 26은 본 발명에 따라, p 채널 모드에 대한 전류-전압 특성을 나타내는 이중형 TFT에 대한 몇 가지의 다른 게이트 전압에 대하여 드레인 전류 대 드레인 전압의 실험 데이터 도면이다.

도 27은 종래 기술에 따른 전파 다이오우드 브릿지 정류 회로를 개략적으로 나타내는 다이어그램이다.

도 28a는 입력 신호를 나타내는 시간 대 입력 전압의 도면이다.

도 28b는 도 27에 도시한 회로에 대하여 출력 전압 대 시간을 나타내는 도면이다.

도 29는 본 발명에 따른 이중형 TFT 정류 회로의 개략적인 다이어그램이다.

도 30은 도 29에 도시한 회로에 대한 출력 전압 대 시간의 도면이다.

도 31은 본 발명에 따른 다른 이중형 TFT 정류 회로의 개략적인 다이어그램이다.

도 32는 도 31에 도시한 회로에 대한 출력 전압 대 시간의 도면이다.

도 33은 본 발명에 따른 이중형 TFT에 의해 구동되는 유기 LED의 개략적인 다이어그램이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 소자

101 : 리세스 게이트

102 : 기판

105 : 게이트 절연체

따라서, 본 발명의 목적은 단일의 소자가 n형 전도 및 p형 전도를 수행하는 구조 및 방법을 제공하는 것이다. 이는 성형 단계 및 상호 연결을 단순화시키고, 소자 패키지 밀도를 증대시키며, 새로운 초소형 전자 또는 광학 전자 회로 어플리케이션을 탐구할 수 있게 하는 이점을 제공한다.

본 발명의 다른 목적은 고성능의 박막 트랜지스터(TFT) 소자 구조를 3 개의 터미널 소자[게이트(gate), 소스(source) 및 드레인(drain)]로 형성하는 구조 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 제어 가능한 TFT 소자 구조를 상부 게이트 및 바닥 게이트가 마련된 3 개 또는 4 개의 터미널 소자로 형성하여 임계(threshold)(턴온) 전압 및 채널 전도를 제어하는 구조 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 페로브스카이트 재료 또는 모트-절연제 재료로 구성된 프레임워크에 전환 소자를 구현하는 성형 프로세스 및 방법을 제공하는 것이다. 예를 들면, 본 발명은 다음의 화합물, 즉 YBa₂Cu₃O_7-δ(δ는 0 내지 약 1), La_2-xSr_xCuO₄(x는 0 내지 약 1), Nd_2-xCe_xCuO_4-δ(δ는 0 내지 약 1, x는 0 내지 약 1), Bi₂Sr₂Ca_nCu_n+1O_6+2n, HgBa₂Ca_nCu_n+1O_2n+4, Tl₂Ba₂Ca_nCu_n+1O_6+2n, (Sr_1-xCa_x)₃Ru₂O₇(x는 0 내지 약 1), (Sr/Ca)_n+1Ru_nO_3N+1Sr을 채용할 수도 있다.

본 발명의 또 다른 목적은 이중형 TFT 스위치 소자를 구현하기 위하여 새로운 YBCO(YBa₂Cu₃O₇) 채널 재료를 제공하는 것이다.

본 발명의 다른 목적은 축적 모드(accumulation mode)에서 동작하는 상기 이중형 스위치 소자를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 이중형의 단일 소자가 많은 아날로그 회로 어플리케이션, 예컨대 전파 정류 회로(full-wave rectifier circuits)를 제공하는 것이다.

본 발명의 다른 목적은 종래의 전파 브릿지 정류기의 4 다이오우드를 상기 개시된 단일형의 TFT 소자로 대체하는 것이다.

본 발명의 추가의 목적은 로직 게이트(logic gates), 멀티 레벨 메모리 셀(multi-level memory cells), 디스플레이 또는 LED 드라이버 소자와 같은 새로운 초소형 전자 및 광학 전자 어플리케이션으로 쉽게 확장할 수 있는 이중형 소자를 제공하는 것이다.

초소형 전자 소자에는 입력 전압을 수용하기에 적합한 게이트층이 포함된다. 절연층이 상기 게이트층 상에 형성되고, 전도 채널층이 상기 절연층 상에 형성되어 소스와 드레인 사이에 전류를 전달한다. 상기 전도 채널층은 이중 채널을 제공하기에 적합하게 되어 있다. 상기 이중 채널에는 p 채널과 n 채널이 포함되며, 이들 채널 중 하나는 상기 입력 전압에 선택적으로 응답할 수 있다.

본 발명에 따른 회로에는 게이트, 소스 및 드레인이 마련된 박막 트랜지스터가 포함된다. 박막 트랜지스터에는 상기 게이트를 형성하는 게이트층이 포함된다. 상기 게이트는 입력 전압을 수용하기에 적합하게 되어 있다. 절연층이 상기 게이트층 상에 형성된다. 전도 채널층이 상기 절연층 상에 형성되어 상기 소스와 드레인 사이에 전류를 전달한다. 상기 전도 채널층은 이중 채널을 제공하기에 적합하게 되어 있고, 상기 이중 채널에는 p 채널과 n 채널이 포함되며, 이들 채널 중 하나는 상기 입력 전압에 선택적으로 응답할 수 있다.

별법의 실시예에 있어서, 상기 게이트층에는 리세스 게이트 구조(recessed gate structure)가 포함될 수도 있다. 상기 전도 채널층은 YBa₂Cu₃O_7-δ(δ는 약 0 내지 약 1, 바람직하게는 약 0 내지 약 0.5)와 같은 모트 절연체 재료를 포함할 수도 있다. 상기 게이트층은 니오븀이 도핑된 산화 스트론튬 티타늄을 포함할 수도 있고, 상기 절연층은 산화 스트론튬 티타늄을 포함할 수도 있다. 상기 p 채널은 음의 입력 전압에 응답하게 형성하는 것이 바람직하고, 상기 n 채널은 양의 입력 전압에 응답하게 형성하는 것이 바람직하다. 상기 p 채널은 음의 입력 전압에 응답하는 홀 축적층(hole accumulation layer)을 포함하는 것이 바람직하고, 상기 n 채널은 양의 입력 전압에 응답하는 전자 축적층을 포함하는 것이 바람직하다. 상기 초소형 전자 소자는 박막 트랜지스터를 포함하는 것이 바람직하다. 상기 소스 또는 드레인은 부하에 접속될 수 있고, 소스 및 드레인 중 다른 하나는 상기 박막 트랜지스터가 상기 부하를 가로 지르는 교류 전압을 정류할 수 있게 교류 전압에 접속된다. 상기 박막 트랜지스터는 발광 다이오우드에 접속되어 그 다이오우드를 구동시킬 수 있다.

이중 채널 트랜지스터를 성형하는 방법은, 입력 전압을 수용하는 게이트층을 제공하는 단계와, 상기 게이트층 상에 절연층을 적층하는 단계와, 상기 절연층 상에 이중 채널층을 적층하는 단계로서, 상기 절연층 상에 큐프레이트층(cuprate layer)을 에피택시얼하게 적층하고, 상기 이중 채널층이 p 채널과 n 채널을 포함하며 이들 채널 중 하나가 동작 중에 상기 입력 전압에 선택적으로 응답할 수 있도록 실질적으로 결함이 없는 큐프레이트층을 제공하게 상기 큐프레이트층을 산소 분위기에서 풀림 처리함으로써 상기 절연층 상에 이중 채널층을 적층하는 단계와, 상기 전도 채널층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.

다른 방법에 있어서, 상기 게이트층을 제공하는 단계는 상기 게이트층을 패턴 처리하여 리세스 게이트 구조를 형성하는 단계를 포함할 수 있다. 상기 큐프레이트층은 YBa₂Cu₃O_7-δ(δ는 약 0 내지 약 1, 바람직하게는 약 0 내지 약 0.5)와 같은 모트 절연체 재료를 포함할 수 있다. 산화 게이트층을 제공하는 단계는 게이트층을 도핑하는 단계를 포함할 수 있다. 상기 방법은 음의 입력 전압에 응답하는 홀 축적층을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 양의 입력 전압에 응답하는 전자 축적층을 형성하는 단계를 더 포함할 수도 있다. 상기 풀림 처리 단계는 약 0.2 시간 내지 약 5 시간 동안 약 200℃ 내지 약 500℃ 사이로 온도를 유지하는 단계를 포함할 수 있다. 상기 풀림 처리 단계는 상기 큐프레이트층의 산소 함량을 조정하기 위하여 산소 분위기에서의 풀림 처리 단계를 포함할 수 있다. 상기 풀림 처리 단계는 진공 및 불활성 가스 중 하나를 포함하는 환원 분위기에서의 풀림 처리 단계를 포함할 수 있다.

본 발명의 상기 목적 및 다른 목적과 특징 및 이점은 첨부 도면을 참조로 한 이하의 예시적인 실시예의 상세한 설명을 통해 명확해질 것이다.

본 발명을 첨부 도면을 참조하여 다음의 바람직한 실시예에서 상세히 설명한다.

도시한 도면은 본 발명을 단지 설명하기 위한 것이며, 첨부된 특허 청구의 범위에 개시된 것과 같이 본 발명의 범위를 한정하는 것은 아니다.

본 발명은 초소형 전자 소자, 보다 구체적으로는 박막 트랜지스터에 관한 것이다. 본 발명에 따라 이중형(n/p) 박막 전계 효과 트랜지스터(TFT)가 개시된다. 3 터미널 이중형(n/p) 소자의 채널 재료는 YBa₂Cu₃O_7-δ(δ는 약 0 내지 약 1, 바람직하게는 약 0 내지 약 0.5)와 같은 모트-절연체를 기본으로 하는 재료로 구성된 박막을 포함하는 것이 바람직하다. 본 발명은 다른 화합물도 채용할 수 있다. 이들 화합물로는 La_2-xSr_xCuO₄(x는 0 내지 약 1), Nd_2-xCe_xCuO_4-δ(δ는 0 내지 약 1, x는 0 내지 약 1), Bi₂Sr₂Ca_nCu_n+1O_6+2n, HgBa₂Ca_nCu_n+1O_2n+4, Tl₂Ba₂Ca_nCu_n+1O_6+2n, (Sr_1-xCa_x)₃Ru₂O₇(x는 0 내지 약 1), (Sr/Ca)_n+1Ru_nO_3n+1Sr 등이 있다. 본 발명은 신규의 소자 구조 및 성형 프로세스 단계를 포함한다. 산소의 함량을 변화시키기 위한 몇 가지의 사후 적층 열 또는 레이저 풀림 처리 단계가 소자의 최적화를 위해 채용된다. 게이트 전압의 인가된 극성에 따라, 동일한 단일 소자에서 n형 또는 p형 전도 채널이 달성된다. 이러한 새로운 형태의 소자는, 단일 소자 전파 정류기, 로직 게이트, 멀티 레벨 메모리 셀 및 디스플레이 구동 소자와 같이 많은 아날로그/디지탈 또는 디지탈/디지탈 회로 어플리케이션을 증대시킨다. 본 발명은 트랜지스터 구조를 포함할 수도 있지만, 상기 새로운 형태의 소자는 TFT 소자인 것이 바람직하다. 본 발명의 트랜지스터는 이중형 TFT, 이중형 MTFT 또는 MTFET라고 지칭할 수도 있다.

동일한 부분 또는 유사한 부분에 대해서는 동일한 부호로 나타낸 도면 중, 도 1을 참조하면, 종래의 모트 트랜지션 전계 효과 트랜지스터(Mott Transition Field Effect Transistor, MTFET)(2)가 도시되어 있다. MTFET는 당업계에 개시되어 있다[예컨대, 1998년 8월에 발간된 어플라이드 피직스 레터스, Vol.73. No.6, pp.780-782에 게재된 디.엠. 뉴스(D.M.Newns) 등의 "모트 트랜지션 전계 효과 트랜지스터" 참조]. MTFET는 FET형 소자인데, 채널(18)은 모트 금속-절연체 트랜지션을 겪을 수 있는 재료("모트 절연체"라고도 한다)로 제조한다. 이러한 채널 재료에서의 운반에서는 게이트 전압이 변함에 따라 캐리어 수가 변할 뿐만 아니라 모빌리티 트랜지션도 일어난다. 채널 재료의 절연 상태에서, 모빌리티와 캐리어 농도는 낮고, 채널 재료의 금속 상태에서, 모빌리티와 캐리어 농도는 높아 채널은 전도성으로 된다. 종래의 p형 MTFET 소자가 도 1에 도시되어 있다. 구조에서 기판을 형성하는 게이트(G)(10)는 1 wt%의 니오븀(Nb)이 포함된 전도성의 n형 SrTiO₃(STO)로 이루어진 (100) 방향의 결정으로 구성된다. 순수한 STO로 구성된 400 nm의 절연층(12)이 게이트(10)의 Nb-STO 상에 에피택시얼하게 적층되어 있다. Y_0.5Pr_0.5Ba₂Cu₃O_7-δ(YBCO)(δ는 0 내지 0.5)로 구성되는 추가의 에피택시얼층(14)이 절연층(12)의 표면에 적층되어 있다. 에피택시얼층(14)은 MTFET의 모트-절연체 전도 채널(18)을 형성한다. 다음에, 스텐실 마스크를 이용하여 큐프레이트 표면에 플라티늄(Pt) 전극(16, 20)을 적층하여 소스(S)(20) 전극과 드레인(D)(16) 전극을 형성한다. 마지막으로, 상기 소자는 레이저 분리 트렌치(laser isolation trench)(22)에 의해 완성된다. 채널 길이(24)는 5 미크론이다. 이러한 형태의 소자는 p형 또는 p 채널 소자이고, 종래의 트랜지스터와 같이 게이트 전계에 의해 유도되는 모트 금속-절연체 트랜지션을 매개로 작동한다. 상기 개시된 소자(2)의 채널에는 CMOS 소자의 동작과 유사한 동작이 포함된다. 게이트가 활성화되면 단일 채널(p 채널)이 형성된다.

본 발명은 YBa₂Cu₃O₇(YBCO) 또는 YBa₂Cu₃O_7-δ(δ는 약 0 내지 약 1)와 같은 모트 절연체 재료를 기본으로 하는 고성능의 MTFET 소자 및 구조에 관한 것이다. 유리하게도, 단일의 소자가 이중(n/p) 동작을 제공한다. 즉, 게이트 전계의 전기적 극성에 의해 제어되는 n 채널 또는 p 채널 전도를 형성할 수 있다.

신규의 이중형(n/p)은 3 또는 4 터미널 박막 전계 효과 트랜지스터(TFTs)로서 구성될 수 있다. 채널의 재료는 큐프레이트 재료, 페로브스카이트 또는 유사한 모트-절연체 재료를 기본으로 한다. 이들 재료로는 La_2-xSr_xCuO₄(x는 0 내지 약 1), Nd_2-xCe_xCuO_4-δ(δ는 0 내지 약 1, x는 0 내지 약 1), Bi₂Sr₂Ca_nCu_n+1O_6+2n, HgBa₂Ca_nCu_n+1O_2n+4, Tl₂Ba₂Ca_nCu_n+1O_6+2n, (Sr_1-xCa_x)₃Ru₂O₇(x는 0 내지 약 1) 및/또는 (Sr/Ca)_n+1Ru_nO_3n+1Sr 등이 있다. 이들 재료를 조합하여 채용할 수도 있다. 다음의 도면은 상기 개시된 소자의 구조 및 성형 방법, 소자의 동작 원리 및 용례를 개시한다.

도 2를 참조하면, 고성능 MTFET TFT(MTFT) 구조 또는 이중형 MTFT의 일실시예의 단면도가 도시되어 있다. 상기 소자의 구조적 특징 및 그 성형은 성공적인 동작에 있어서 중요한 역할을 한다. 최적의 MTFT 성능을 얻기 위하여, 채널(108)을 에피택시얼하게 성장시키는 것이 바람직하다. 기판(102)이 포함되어 있다. 기판(102)은 금속 기판인 것이 바람직하고, 약 0.5 wt%의 Nb이 포함된 Nb 도핑 SrTiO₃(STO)을 사용한다. 별법으로서, 기판(102)에는 Mn, Pb, Fe, Ti 등과 같은 다른 도펀트가 도핑될 수도 있다. 이트륨(Y) 안정화된 지르코늄(Zr)(yttrium stabilized zirconium, YSZ), 란탄 알루미네이트, 티타늄 디옥사이드, 네오디뮴 갈레이트(neodymium gallate)로 기판(102)을 형성할 수도 있다. 이들 기판 재료는 전도을 향상시키기 위하여도 도핑될 수 있다. 기판(102)은 게이트 전극으로서도 역할을 하고, 고성능의 전도 채널(108)을 가능케 하는 리세스 게이트(101)를 포함한다. 이하에서 보다 상세히 설명하는 바와 같이, 리세스 게이트(101)는 본 발명의 성능을 개선시킨다.

유전율이 큰 게이트 절연체(105)가 기판(102)에서 에피택시얼하게 성장하는 것이 바람직하다. 기판(102)과 양립 가능한 다른 절연체가 사용될 수도 있지만, 게이트 절연체(105)는 STO를 포함하는 것이 바람직하다. 채널 재료(120), 예컨대 YBCO가 적층된다. 게이트 절연체(105)와 채널 재료(120)는 산소 분위기에서 화학 양론적 타겟으로부터 레이저 애블레이션(laser ablation)에 의해 적층되는 것이 바람직하다. 소스(104) 전극 및 드레인(106) 전극이 적층된다. 바람직하게는, 소스(104) 및 드레인(106)은 플라티늄(Pt)을 포함하고, 실리콘으로 구성된 스텐실 마스크를 통해 전자 비임 증발에 의해 적층된다. 칩 또는 소자(100) 상의 개개의 소자는, 예를 들면 레이저 절제된 트렌치(112)에 의해 서로 분리될 수 있다.

도 3을 참조하면, 본 발명에 따른 MTFT 소자의 평면도가 도시되어 있다. 소자(100)는 다음의 예시적인 치수로 되어 있을 수 있다. 이들 치수는 단지 예시적이며, 제한적인 것으로 고려되어서는 안된다. 채널 길이(L)(117)는 약 5 미크론, 폭(111)은 약 90 미크론이다. 소자(100)용 리세스 게이트(101)는 전체 워드라인(global wordline)(109)에 접속되어 있다. 소스(104a) 전극 및 드레인(106a) 전극의 폭은 약 50 미크론이다. 게이트 절연체(105)의 두께는 약 200-300 nm이고, (페이지 안쪽으로의) 채널 두께는 약 50 nm이다.

이하에서는, 별도의 일체화된 3 터미널 또는 4 터미널 YBa₂Cu₃O₇(YBCO 또는 모트-절연체 재료) 박막 전계 효과 트랜지스터(TFT)의 성형 프로세스 단계를 상세히 설명한다.

도 4를 참조하면, 상기 구조의 기판(102)을 사용하여 소자의 게이트를 형성하는 TFT 프로세스의 제1 단계가 도시되어 있다. 기판(102)은 별도의 리세스 게이트(101)를 형성하도록 패턴 처리된다. 기판(102)은 Nb-STO (100)- 컷 결정으로 형성하는 것이 좋고, 게이트로서 역할을 한다. 상기 게이트는 적절한 마스크를 이용하여 광 또는 e-비임 리쏘그래피에 의해 패턴화되어 리세스 게이트(101)를 형성하는 것이 바람직하다. 도 5를 참조하면, 폭(111)과 길이(117)가 있는 리세스 게이트(101)를 MTFT에 형성하는 마스크 패턴의 일예가 평면도로 도시되어 있다.

도 6을 참조하면, 얇은 절연층(105)이 적층되어 있다. 절연층(105)은 기판(102)의 Nb-STO 표면 상에 STO를 포함하는 것이 바람직하다. 절연층(105)은 펄스형 레이저 애블레이션 프로세스(pulsed laser ablation process)를 이용하여 적층하는 것이 바람직하다. 선택적으로, 절연층(105)의 표면은 평평한 표면(도 8 참조)을 제공하기 위하여 종래의 화학 기계적 폴리싱(CMP)에 의해 평탄화될 수 있다. 도 7과 도 8은 본 발명의 두 구조를 나타낸다. 실시예에서 동일하거나 유사한 부분들에 대해서는 동일한 참조 번호를 사용하였다. 다른 실시예를 나타내는 문자도 포함된다.

도 7을 참조하면, (YBCO와 같은) 큐프레이트 재료로 된 에피택시얼층(120a)이 층(105a) 위에 적층되어 전도 채널 시트를 형성한다. 양호한 소자 성능을 위하여, 산소 함량이 큰 층(120a)을 성장시켜 박막에서 격자 결함이 최소로 되게 한다. 프로세스 변수에는 낮은 레이저 적층율(예컨대, 약 2 Hz에서 레이저 펄스)이 포함될 수 있다. 처리 과정 중에 산소의 분압이 약 300 mTorr일 수 있는 산소 분위기가 제공된다. 진성 고저항 채널(intrinsic high resistive channel)을 만들기 위하여, 상기 전계 효과 응답을 최적화하는 몇 가지의 사후 풀림 처리 단계가 채용된다. 바람직한 방법에 있어서, 사후 풀림 처리에는 아르곤 또는 다른 불활성 가스 또는 진공과 같은 환원 분위기에서 약 0.2 시간 내지 약 5시간 동안 약 200℃ 내지 약 500℃의 온도로 유지하는 것이 포함된다. 처리 과정을 모니터하고 소자의 성능을 보장하기 위해 처리 과정 중에 상기 소자 채널의 저항을 측정할 수도 있다. 산소 풀림 처리는 전도 채널층의 산소 함량을 조정하기 위하여 사후 풀림 처리 후에 또는 사후 풀림 처리 사이에 수행하는 것이 바람직하다.

도 8을 참조하면, 다른 실시예가 도시되어 있는데, (YBCO와 같은) 큐프레이트 재료로 된 에피택시얼층(120b)이 전술한 것과 같은 화학 기계적 폴리싱 기술에 의해 형성된 평평한 층(105b) 위에 적층되어 전도 채널 시트를 형성한다. 층(120b)은 레이저 애블레이션 챔버 내에서 원위치에서의 타겟 변화에 의해, 이미 평탄화된 층(105b)의 (100) 표면에 적층하는 것이 바람직하다. 층(120b)(120a)은 상기 TFT의 모트-절연체 이중형 전도 채널을 형성한다.

도 9를 참조하면, 전극(104a, 106a)이, 예컨대 플라티늄과 같은 전도 재료로 구성된 층으로서 층(120a)에 적층되어 있다. 스텐실 마스크를 사용하여, 소스(104a) 전극 및 드레인(106a) 전극을 형성한다.

도 10을 참조하면, 스텐실 마스크를 사용하여 평평한 층(120b) 표면에 플라티늄으로 구성되는 것이 바람직한 전극(104b, 106b)이 형성되어 있다. 소스(104b) 전극 및 드레인(106b) 전극은 패턴 처리 프로세스를 통해 형성된다.

상기 이중형 TFT 소자 구조는 레이저 격리 트렌치(112a, 112b)(도 9 및 도 10)를 형성함으로써 완성된다. 최종 별개의 3 터미널 TFT 소자 구조는 도 2에 도시되어 있다.

전도 채널의 캐리어 농도를 증대시키고, 임계(턴온) 전압을 제어하기 위하여, 도 11 또는 도 12에 도시한 것과 같은 상단 게이트(130c, 130d)를 추가하여 4 터미널 TFT 소자를 완성할 수도 있다. 이들 단계는 다른 절연 재료층(118c, 118d)을 적층하고, 다음에 다른 게이트를 형성하기 위하여 금속층(130c, 130d)을 적층 및 패턴 처리하는 것을 포함한다. 도 11은 바람직하게는, 상단 게이트 전극을 형성하고 TFT 소자의 제4 터미널 역할을 하는 Nb-STO 전도층(130c)을 적층함으로써, STO와 같은 다른 얇은 절연 재료층(118c)을 전극(104c, 106c) 위에 적층하는 TFT 프로세스를 나타낸다.

도 12는 바람직하게는 플라티늄으로 형성된 평평한 전극(104d, 106d) 위에 다른 얇은 절연층(118d)을 적층하고, 다음에 상단 게이트 전극(130d)을 형성하고 TFT 소자의 제4 터미널 역할을 하는 전도층(바람직하게는 Nb-STO로 구성된다)을 적층하는 TFT 프로세스의 다른 단계를 나타낸다.

소자의 작동 원리

채널 재료층(120)은 바람직하게는 YBa₂Cu₃O₇(YBCO)로 구성된다. YBCO 박막 재료는 전체적으로 결정 구조가 장범위 규칙도(long range order)가 아니다. 이러한 유형의 재료는 모트-절연체 재료라고도 지칭한다. 도 13a를 참조하면, 이러한 유형의 재료의 에너지 밴드 구조(201, 203)는 비결정형 밴드 구조와 매우 유사하다. 일반적으로, YBCO 재료에는 도 13b에 도시된 바와 같이 에너지 밴드 간극 내에 전하 트랩 상태(charge trap states)를 도입하는 국부적 상태(localized states)가 포함되어 있다. 여기서, 이들 국부적 간극 상태[억셉터형 상태(213)와 도우너형 상태(215)를 포함]는 상기 재료 전체에 걸쳐 균일하게 분포되어 있다[도 13c의 곡선(206) 참조]. 도핑되지 않은 재료에서 페르미 준위(E_F)(도 13a에서 235로 표시)는 통상 중간 간극(midgap)(207) 부근에 있다. 도 13a 내지 도 13c는 자계 효과 금속-절연체-모트-절연체 재료 구조[도 16 및 도 17 참조, Nb-STO(270)는 금속이고, STO(280)는 절연체이며, YBCO(290)는 모트 절연체이다] 또는 M-I-Mt 커패시터[여기에서, 모트 절연체 재료는 국부적 밀도(N_t, 도 13c에서 208로 표시)를 갖는 얇은 층]의 밴드 다이어그램을 나타낸다.

간단하게 하기 위하여, 평평한 밴드 상태가 제로 게이트 바이어스(V_g=0)에서 만연한다고 가정한다. 국부적 밀도가 크면, 페르미 준위(235)가 중간 간극(207)에 있을 때 모트 절연체 재료에서 전하 중화(charge neutrality)가 얻어진다.

도 14를 참조하면, 양의 전압이 상기 게이트에 인가될 때 n 채널의 형성을 나타내는 M-I-Mt 구조의 에너지 밴드 다이어그램의 한 예가 도시되어 있다. 작은 양의 게이트 전압을 인가하면 밴드가 아래로 굽어지기 시작한다. 밴드(201a, 203a)가 STO 층(205)의 표면에서 아래로 굽어짐에 따라, 중간 간극(207a) 위의 일부 국부적 상태가 전자로 충전된다. 이들은 억셉터형 상태이기 때문에, 이러한 상태에서 음의 전하(Q_t)(208)는 상기 게이트에서 양의 전하를 균형 맞춘다. 적어도 작은 게이트 전압에 대하여, 전도 밴드(Ec)는 페르미 준위에 매우 가깝지는 않다. 그 결과, 전도 밴드에서의 전자 수는 작다. 도 14에서, 음의 전하 트랩(Q_t)은 도면 부호 208로 나타낸다. 도 14에 나타낸 바와 같이, 더 큰 게이트 전압(V_g>0)(235a)에 대하여, 페르미 준위(207a)는 전도 밴드(201a)에 가까워지고, 상당 수의 전자(Q_n)(204)가 전도 밴드(201a)에 형성된다. 따라서, n형 전도 채널이 형성된다. 전도 채널은 전자 축적층 기능을 한다. 양의 게이트 전압은 반도체에서 음의 전하를 끌어당기는데, n형 반도체의 경우 옥사이드-YBCO 계면 부근에서 전자 농도, 즉 전자 축적이 증대된다.

도 15를 참조하면, M-I-Mt 구조의 에너지 밴드 다이어그램의 한 예가 도시되어 있는데, 음의 전압을 게이트에 인가하였을 때 p 채널의 형성을 나타낸다. 작은 음의 게이트 전압을 인가하면 밴드가 위쪽으로 굽어지기 시작한다. 밴드(201b, 203b)는 층(205b)의 표면에서 위로 굽어진다. 그 결과, 중간 간극 아래의 일부 국부적 상태가 홀로 채워진다. 이는 도우너형 상태이기 때문에, 이들 상태에서 양의 전하는 게이트 상의 음의 전하를 균형 맞춘다. 적어도 작은 게이트 전압에 대하여, 가전자대(valence band)(E_v)는 페르미 준위에 매우 가깝지는 않다. 그 결과, 가전자대 내의 홀의 수는 작다. 도 15에서, 양의 전하 트랩(Q_t)은 도면 부호 209로 나타내었다. 더 큰 게이트 전압(V_g<0)(235b)에 대하여, 페르미 준위(207b)는 가전자대(203b)에 가까워지고, 상당 수의 홀(Q_p)(205)이 가전자대(203b)에 형성된다. 따라서, p형 전도 채널이 형성된다. 이 전도 채널은 홀 축적층의 기능을 한다. 음의 게이트 전압은 전도 채널에서 양의 전하를 끌어당기는데, p형 반도체의 경우에 옥사이드-YBCO 계면 부근에서 홀의 농도, 즉 홀의 축적은 증대된다.

도 16을 참조하면, M-I-Mt[Nb-STO(270), STO(280), YBCO(290)이 마련됨]에서의 전하 분포의 한 예가 도시되어 있는데, 게이트에 양의 전압을 인가하여 n 채널을 형성하는 것을 나타낸다. 소자의 전하 중화를 위하여, Q_g= Q_n+ Q_t가 필요한데, Q_g(231)는 게이트 상의 단위 면적당 양의 전하를 나타내고, Q_n(204n)은 전도 밴드에서의 전도 전하를 나타내며, Q_t(208n)는 중간 간극 위의 전자가 채워진 국부적 전하 상태를 나타낸다. 전자 축적 상태 하에서의 전하 분포는 도 14에 도시한 것과 같은 에너지 밴드 다이어그램과 관련된다.

도 17을 참조하면, M-I-Mt(270-280-290) 구조에서의 전하 분포의 한 예가 도시되어 있는데, 음의 전압을 게이트에 인가하였을 때 p 채널의 형성을 나타낸다. 유사하게, 소자의 전하 중화를 위하여, Q_g= Q_p+ Q_t가 필요한데, Q_g(233)는 게이트 상의 단위 면적당 음의 전하를 나타내고, Q_p(205p)는 가전자대에서의 전도 홀을 나타내며, Q_t(209p)는 중간 간극 아래의 홀이 채워진 국부적 전하 상태를 나타낸다. 홀 축적 상태 하에서의 전하 분포는 도 15에 도시한 것과 같은 에너지 밴드 다이어그램과 관련된다.

도 18을 참조하면, 선형 영역(저 드레인 영역)에서의 MTFT 동작의 한 예가 예시적으로 도시되어 있다. 보다 큰 양의 전압(V_g>V_t, V_t는 임계 전압)이 게이트(G)(102f)에 인가되어 YBCO(120f) 표면에서 전자 축적을 야기한다. 작은 드레인 전압이 인가되면, 전류는 소스(S)(104f) 표면으로부터 전도 채널(108f)을 통해 드레인(D)(106f) 까지 흐른다. 따라서, 채널은 레지스터처럼 작용하고, 드레인 전류는 드레인 전압에 비례한다. 이것이 선형 영역이다.

도 19를 참조하면, 포화 영역에서의 MTFT 동작의 한 예가 예시적으로 도시되어 있다. 드레인 전압이 증가함에 따라, 드레인 전압은 드레인(106h)에서의 채널(108h) 깊이가 0으로 감소하는 지점에 결국 도달하게 된다. 이는 핀치 오프점(ping off point)이라고 지칭한다. 핀치 오프점 이상에서는, 드레인 전류는 동일하게 남아 있다. 이것이 포화 영역이다.

표 1은 이중형 TFT의 수학식을 나타낸다. 이중형 TFT의 임계 전압(V_t)이 표 1에 표시되어 있다. 임계 전압(V_t)은 국부적 간극 상태와 상당히 관련이 있고, 실리콘 FET 소자에 대한 임계 전압과는 완전히 다르다. 그러나, 드레인 전류 대 드레인 전압(I-V) 관계는 제곱 근사법(square-law approximation)에서 실리콘 FET에 대해 얻은 표현과 동일하다.

이중형 TFT에 대해 중요한 수학식

임계 전압(Vt)	n 형Vg>0, Vt>0, Vd>0Vt= qNt(EF-EE)ts/CoxQn= Qt일 때	p 형Vg<0, Vt<0, Vd<0Vt= qNt(EF-Ei)ts/CoxQp= Qt일 때
I-V 선형 영역	Qn= Qg- QtID= Cox(W/L)μneff·[(Vg- Vt)VD-VD 2/2]	Qp= Qg- Qt│ID│ = Cox(W/L)μpeff·[│Vg- Vt│VD-VD 2/2]
I-V 포화 영역	ID= Cox(W/L)μneff·(Vg- Vt)2	│ID│ = Cox(W/2L)μpeff·(Vg- Vt)2
포화 전압	VDsat= Vg- Vt	VDsat= Vg- Vt

도 20을 참조하면, 다른 성형 단계에 따른 YBCO 재료를 기본으로 하는 TFT의 소자 구조가 도시되어 있다. 도시된 바와 같이, 금속 기판(102e)에는 Nb 도핑 STO가 포함되어 있다. 기판(102e)은 게이트 전극(G)으로서도 역할을 한다. 다음에, 게이트 절연체(STO)(105e)를 기판(102e) 상에서 에피택시얼하게 성장시킨다. 다음에, 채널 재료(YBCO)(120e)를 적층한다. 다음에, 소스(104e) 전극 및 드레인(106e) 전극은 스텐실 마스크를 통해 전자 비임 증발에 의해 적층된다. 전도 채널(108e)은 YBCO 재료(120e)의 바닥 표면에 형성된다. 드레인 전압(V_D), 게이트 전압(V_g), 드레인 전류(I_D)를 나타낸다. 이들 패러미터는 다음의 도면에서 실험 결과를 나타내는 데에 사용된다.

도 21을 참조하면, 채널 재료(YBCO)를 이용하여 드레인 전류(303) 대 드레인 전압(305)의 실험 결과를 본 발명에 따라 형성된 소자에 대해 예시적으로 나타내었다. 게이트 전압(V_g)은 도시된 바와 같이, -20, -16, -12, -8, -4 및 0V이다.

도 22를 참조하면, 이중형 전도에 대한 드레인 전류(323) 대 게이트 전압(325)의 다른 실험 결과가 도시되어 있다. 상기 도면은 이중형 TFT의 거의 대칭인 I_D대 V_g특성을 나타낸다. 일부분(320)에는 홀 전류가 포함되는 반면에, 일부분(330)에는 전자 전류가 포함되며 V_g= 0에서 트랜지션이 이루어진다.

도 23을 참조하면, p 채널의 몇 개의 다른 게이트 전압에 대한 드레인 전류(353) 대 드레인 전압(355)의 실험 결과가 본 발명에 따라 예시적으로 도시되어 있다. 이 결과는 이중형 TFT I-V 특성을 보여주고 있다.

도 24를 참조하면, n 채널 이중형 TFT의 몇 개의 다른 게이트 전압에 대하여 드레인 전류(373) 대 드레인 전압(375)의 실험 결과가 예시적으로 도시되어 있다.

도 25는 이중형 TFT의 온/오프 전류비가 큰 다른 실험 결과를 나타낸다. -10V 내지 20V까지 드레인 전류(413) 대 게이트 전압(411)을 예시적으로 나타내고 있다. 도 26은 YBCO 채널 재료를 이용한 드레인 전류(513) 대 드레인 전압(515)을 예시적으로 나타내고 있다. 게이트 전압(Vg)은 -25, -20, -15, -10, -5, 0V이다.

어플리케이션

당업자라면 이중형(n/p) 동작을 제공하는 상기 단일 소자는 많은 새로운 어플리케이션을 야기한다는 것을 이해할 것이다. 이하에서는 전원 회로 용례에 대한 예시적인 예를 설명한다.

종래 기술인 도 27, 도 28a 및 도 28b를 참조하면, 전파 다이오우드 브릿지 정류 회로(600)와 전압 입력/출력 대 시간(t) 그래프가 도시되어 있다. 도시된 바와 같이, 도 28a에서 입력 사이클의 양의 부분(612) 중에, 트랜스포머(605) 극성이 도시된 바와 같을 때 다이오우드(D1, D3)는 전도를 하고, 전류는 양의 부하(R_L)로부터 음의 부하까지 통과한다. 전도 경로는 점선으로 나타낸 루프(607)로서 도시하였다. 다음의 음의 절반 사이클(613) 중에, 트랜스포머(605)는 그 극성을 바꾸고, 다이오우드(D1, D3)는 전도를 하여, 이전의 양의 절반 사이클(612) 중에서와 같이 동일한 방향으로 부하(R_L)를 통해 전류를 보낸다. 그 출력을 도 28b에 나타내었다.

도 28a, 도 29 내지 도 32를 참조하면, 본 발명에 따라서, 4개의 다이오우드(D1, D2, D3, D4)(도 27)를 도 29 및 도 31에 도시한 바와 같이 하나의 이중형 TFT 소자(710)로 대체할 수 있다. 입력 사이클의 양의 부분(612) 중에 음의 게이트 전압이 TFT의 게이트(712)에 인가되면, p 채널이 형성되고, 전류는 양의 부하(도 29에서 도면 부호 715로 나타낸 R_L, 도 31에서 도면 부호 714 및 716으로 나타낸 R_L과 C_L)에서 음의 부하까지 통과한다. 입력 사이클의 음의 부분(613) 중에, 양의 게이트 전압이 TFT(710)의 게이트(712)에 인가되어 n 채널이 형성된다. 다음에, 부하(R_L)(715)[또는 R_L(714) 및 C_L(716)]는 도 30 및 도 32에 도시한 바와 같이 이전의 양의 절반 사이클(613) 중에서와 동일한 방향이다.

도 33을 참조하면, 본 발명의 다른 예시적인 어플리케이션이 도시되어 있다. 유기 발광 다이오우드(LED)(820)는 본 발명에 따른 이중형 MTFT(810)(바람직하게는 YBCO를 포함)에 의해 구동된다. 게이트 전압은 전압 서플라이(814)로부터 조절된다. LED(820)는 전압 서플라이(816)에 접속되어 있다. 광 출력은 LED 전류에 비례한다. 유기 LED와 YBCO TFT를 일체화한다는 것은 향후 작은 디스플레이에 있어서 중요한 이점이 될 것이다.

본 명세서에서 설명한 예시적인 예들은 본 발명을 채용하는 방식의 한 예에 불과하며, 본 발명을 제한하는 것으로 고려되어서는 안된다. 본 발명의 적용례가 너무 많아 본 명세서에서 모두 기술할 수 없다는 것은 당업자에게 명백하다. 본 명세서에서 개시한 재료 및 치수는 유사한 성질 및 특성이 있는 다른 재료 및 치수로 변화 또는 치환할 수 있다는 것에 유의하여야 한다. 본 발명은 유리하게도 종래의 회로에 대해 공간상 보다 효율적이고 전력 소모가 적으며 더욱 단순한 해결책을 제공한다.

본 발명의 몇몇 이점은 다음과 같다.

1. 10 nm 채널 치수 및 이상으로 비례 축소 가능한 소자.

2. 약 0.1 피코세컨드 정도의 전환 시간

3. 이중형(n/p) 특성

이중형 박막 자계 효과 트랜지스터 및 용례에 대해 바람직한 실시예(이들은 단지 예시적이며 제한적이 아니다)를 설명하였지만, 전술한 교시의 관점에서 당업자라면 그 변형 및 수정을 할 수 있다는 것에 유념하여야 한다. 따라서, 첨부된 특허 청구의 범위에서 개괄된 것과 같은 본 발명의 범위 및 사상의 범위 내에서 전술한 본 발명의 특별한 실시예에 대해 변화를 가할 수 있다는 것을 이해하여야 한다. 따라서, 특허에 의해 보호받고자 하는 것은 이하의 특허 청구의 범위에 개시되어 있다.

본 발명에 따르면, 게이트 전압의 가해진 극성이 변화될 때 단일 소자에서 n형 또는 p형 전도 채널이 달성되는, 예컨대 이중형(n/p) 박막 전계 효과 트랜지스터(TFT)가 제공된다,

Claims (23)

1. 입력 전압을 수용하기에 적합하게 되어 있는 게이트층과,

   상기 게이트층 상에 형성되는 절연층과,

   상기 절연층 상에 형성되어 소스와 드레인 사이에 전류를 전달하는 전도 채널층

   을 포함하며,

   상기 전도 채널층은 이중 채널을 제공하기에 적합하게 되어 있고, p 채널과 n 채널 모두를 포함하며, 상기 채널 중 하나는 입력 전압에 선택적으로 응답할 수 있는 초소형 전자 소자.
2. 청구항 1에 있어서, 상기 게이트층에는 리세스 게이트 구조가 포함되는 초소형 전자 소자.
3. 청구항 1에 있어서, 상기 전도 채널층은 모트 절연체 재료를 포함하는 초소형 전자 소자.
4. 청구항 1에 있어서, 상기 전도 채널층은 YBa₂Cu₃O_7-δ(δ는 약 0 내지 약 1)을 포함하는 초소형 전자 소자.
5. 청구항 1에 있어서, 상기 게이트층은 니오븀이 도핑된 산화 스트론튬 티타늄을 포함하는 초소형 전자 소자.
6. 청구항 1에 있어서, 상기 절연층은 산화 스트론튬 티타늄을 포함하는 초소형 전자 소자.
7. 청구항 1에 있어서, 상기 p 채널은 음의 입력 전압에 응답하여 형성되고, n 채널은 양의 입력 전압에 응답하여 형성되는 초소형 전자 소자.
8. 청구항 1에 있어서, 상기 p 채널은 음의 입력 전압에 응답하는 홀 축적층을 포함하는 초소형 전자 소자.
9. 청구항 1에 있어서, 상기 n 채널은 양의 입력 전압에 응답하는 전자 축적층을 포함하는 초소형 전자 소자.
10. 청구항 1에 있어서, 상기 초소형 전자 소자는 박막 트랜지스터를 포함하는 초소형 전자 소자.
11. 게이트, 소스 및 드레인이 마련되고, 입력 전압을 수용하기게 적합하게 되어 있는 상기 게이트를 형성하는 게이트층을 포함하는 박막 트랜지스터와,

    상기 게이트층 상에 형성되는 절연층과,

    상기 절연층 상에 형성되어 상기 소스 및 드레인 사이에 전류를 전달하는 전도 채널층

    을 포함하며,

    상기 전도 채널층은 이중 채널을 제공하기에 적합하게 되어 있고, p 채널 및 n 채널 모두를 포함하며, 상기 채널 중 하나는 상기 입력 전압에 선택적으로 응답할 수 있는 회로.
12. 청구항 11에 있어서, 상기 소스 및 드레인 중 하나는 부하에 접속되고, 다른 하나는 교류 전압에 접속되어 상기 박막 트랜지스터는 상기 부하를 가로지르는 교류 전압을 정류하는 회로.
13. 청구항 11에 있어서, 상기 박막 트랜지스터는 발광 다이오우드에 접속되고 그 다이오우드를 구동하는 회로.
14. 이중 채널 트랜지스터를 형성하는 방법으로서,

    입력 전압을 수용하는 게이트층을 제공하는 단계와,

    상기 게이트층 상에 절연층을 적층하는 단계와,

    상기 절연층 상에 이중 채널층을 형성하는 단계로서, 상기 절연층 상에 큐프레이트층을 에피택시얼하게 적층하고, 상기 이중 채널층이 p 채널과 n 채널을 포함하며 이 채널 중 하나가 동작 중에 상기 입력 전압에 선택적으로 응답할 수 있게 실질적으로 결함이 없는 큐프레이트층을 제공하도록 상기 큐프레이트층을 환원 분위기에서 풀림 처리함으로써 상기 절연층 상에 이중 채널층을 적층하는 단계와,

    상기 전도 채널층 상에 소스 전극 및 드레인 전극을 형성하는 단계

    를 포함하는 이중 채널 트랜지스터의 형성 방법.
15. 청구항 14에 있어서, 상기 게이트층을 제공하는 단계는 리세스 게이트 구조를 형성하도록 상기 게이트층을 패턴 처리하는 단계를 포함하는 이중 채널 트랜지스터의 형성 방법.
16. 청구항 14에 있어서, 상기 큐프레이트층은 모트 절연체 재료를 포함하는 이중 채널 트랜지스터의 형성 방법.
17. 청구항 14에 있어서, 상기 큐프레이트층은 YBa₂Cu₃O_7-δ(δ는 약 0 내지 약 1)을 포함하는 이중 채널 트랜지스터의 형성 방법.
18. 청구항 14에 있어서, 상기 게이트층을 제공하는 단계는 상기 게이트층을 도핑하는 단계를 포함하는 이중 채널 트랜지스터의 형성 방법.
19. 청구항 14에 있어서, 음의 입력 전압에 응답하는 홀 축적층을 형성하는 단계를 더 포함하는 이중 채널 트랜지스터의 형성 방법.
20. 청구항 14에 있어서, 양의 입력 전압에 응답하는 전자 축적층을 형성하는 단계를 더 포함하는 이중 채널 트랜지스터의 형성 방법.
21. 청구항 14에 있어서, 상기 풀림 처리 단계는 약 0.2 시간 내지 약 5 시간 동안 약 200℃ 내지 약 500℃의 온도로 유지하는 단계를 포함하는 이중 채널 트랜지스터의 형성 방법.
22. 청구항 14에 있어서, 상기 풀림 처리 단계는 상기 큐프레이트층의 산소 함량을 조절하기 위하여 산소 분위기에서 풀림 처리하는 단계를 포함하는 이중 채널 트랜지스터의 형성 방법.
23. 청구항 14에 있어서, 상기 풀림 처리 단계는 진공 및 불활성 가스 중 하나를 포함하는 환원 분위기에서 풀림 처리하는 단계를 포함하는 이중 채널 트랜지스터의 형성 방법.