JP2001320058A

JP2001320058A - デュアルタイプ薄膜電界効果トランジスタおよび応用例

Info

Publication number: JP2001320058A
Application number: JP2000139494A
Authority: JP
Inventors: Doderer Thomas; トマス・ドデラー; Wei Hwang; ウェイ・ホワン; C Tsuei Chan; チャン・シー・ツエイ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2000-05-12
Filing date: 2000-05-12
Publication date: 2001-11-16

Abstract

(57)【要約】【課題】単一デバイスがｎ型伝導とｐ型伝導の両方を
実行する、方法および構造を提供すること。【解決手段】超小型電子デバイスは、入力電圧を受け
取るように適合されたゲート層を含む。絶縁層はゲート
層上に形成され、導電チャネル層は絶縁層上に形成さ
れ、ソースとドレインの間で電流を搬送する。導電チャ
ネル層はデュアル・チャネルを提供するように適合され
る。デュアル・チャネルはｐチャネルとｎチャネルの両
方を含み、ｐチャネルとｎチャネルの一方が入力電圧の
極性に応答して選択的に使用可能になる。このデバイス
および応用例を形成するための方法も開示し、請求す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に薄膜超小型
電子コンポーネントの分野に関し、より詳細には、灰チ
タン石またはモット絶縁体ベースの材料を含むデュアル
タイプ薄膜電界効果トランジスタ（ＴＦＴ）、ならびに
超小型電子および光学電子応用例に関する。

【０００２】

【従来の技術】関連出願の相互参照本出願は、１９９９年３月１７日に出願され、参照によ
り本明細書に組み込まれる仮特許出願第６０／１２４８
６７号に対する優先権を主張するものである。

【０００３】半導体工業は主にシリコンベース・デバイ
スの実施および特徴に基づくものであった。シリコン・
ベース（Ｓｉベース）の材料を超えてスイッチとして機
能しうる新しい超小型電子デバイスの探求は、新たな難
題になっている。超小型電子工業では、相補型金属酸化
膜半導体（ＣＭＯＳ）技術が主要な役割を果たしてき
た。ＳｉベースのＣＭＯＳ技術は主としてｎ型トランジ
スタ（ＮＭＯＳ）とｐ型トランジスタ（ＰＭＯＳ）とい
う２通りのタイプのトランジスタを実現している。これ
らは、電子が豊富な負拡散（ドープ）シリコンまたは正
孔が豊富な正ドープ・シリコンのいずれかを使用するこ
とにより、シリコンで製作される。

【０００４】また、トランジスタは、バルク技術または
薄膜技術のいずれかで形成することもできる。典型的な
ｎウェルＣＭＯＳプロセスでは、ｐチャネル（ｐ型）ト
ランジスタはｎウェル自体に形成され、ｎチャネル（ｎ
型）トランジスタはｐ基板に形成される。

【０００５】半導体により高い汎用性をもたらすために
は、入力信号に基づいて導通するように選択式チャネル
を提供することができるデバイスが望ましい。したがっ
て、ゲート電圧の印加極性の変更が行われたときに単一
デバイス内でｎ型またはｐ型導電チャネルが達成される
ように、デュアル（ｎ／ｐ）タイプ薄膜電界効果トラン
ジスタ（ＴＦＴ）が求められている。

【０００６】

【発明が解決しようとする課題】したがって、本発明の
一目的は、単一デバイスがｎ型伝導とｐ型伝導の両方を
行う方法および構造を提供することにある。これによっ
て、製作ステップおよび相互接続が簡略化され、デバイ
ス・パッケージ密度が高まり、新しい超小型電子回路ま
たは光学電子回路の応用例が探求されるという利点をも
たらす。

【０００７】本発明の他の目的は、高性能薄膜トランジ
スタ（ＴＦＴ）デバイスが３つの端子デバイス（ゲー
ト、ソース、ドレイン）で形成される、方法およびそれ
に対応する構造を提供することにある。

【０００８】本発明のさらに他の目的は、制御可能なＴ
ＦＴデバイス構造が、しきい（ターンオン）電圧および
チャネル導通を制御するために上部ゲートおよび下部ゲ
ートを備えた３つまたは４つの端子デバイスで形成され
る、方法およびそれに対応する構造を提供することにあ
る。

【０００９】本発明の他の目的は、灰チタン石材料また
はモット絶縁体材料のフレームワークにスイッチング・
デバイスを実現するための方法および製作プロセスを提
供することにある。たとえば、本発明では、δが０〜約
１の間にあるＹＢａ₂Ｃｕ₃Ｏ _7-δ、ｘが０〜約１の間に
あるＬａ_2-xＳｒ_xＣｕＯ₄、δが０〜約１の間にあり、
ｘが０〜約１の間にあるＮｄ_2-xＣｅ_xＣｕＯ_4-δ、Ｂｉ
₂Ｓｒ₂Ｃａ_nＣｕ_n+1Ｏ _6+2n、ＨｇＢａ₂Ｃａ_nＣｕ_n+1Ｏ
_2n+4、Ｔｌ₂Ｂａ₂Ｃａ_nＣｕ_n+1Ｏ_6+2n、ｘが０〜約１の
間にある（Ｓｒ_1-xＣａ_x）₃Ｒｕ₂Ｏ₇、（Ｓｒ／Ｃａ）
_n+1Ｒｕ_nＯ_3n+1Ｓｒという化合物を使用することができ
る。

【００１０】本発明の他の目的は、デュアルタイプＴＦ
Ｔスイッチ・デバイスを実現するための新しいＹＢＣＯ
（ＹＢａ₂Ｃｕ₃Ｏ₇）チャネル材料を提供することにあ
る。

【００１１】本発明のさらに他の目的は、デュアルタイ
プ・スイッチ・デバイスが蓄積モードで動作することを
提供することにある。

【００１２】本発明のさらに他の目的は、デュアルタイ
プ単一デバイスが多くのアナログ回路応用例、たとえ
ば、全波整流器回路を提供することにある。

【００１３】本発明の他の目的は、開示した単一タイプ
ＴＦＴデバイスで従来の全波ブリッジ整流器の４つのダ
イオードを置き換えることができることにある。

【００１４】本発明の他の目的は、論理ゲート、マルチ
レベル・メモリ・セル、ディスプレイまたはＬＥＤドラ
イバ・デバイスなど、新しい超小型電子応用例および光
学電子応用例に容易に拡張可能なデュアルタイプ・デバ
イスを提供することにある。

【００１５】

【課題を解決するための手段】超小型電子デバイスは、
入力電圧を受け取るように適合されたゲート層を含む。
ゲート層上には絶縁層が形成され、ソースとドレインの
間で電流を搬送するために絶縁層上に導電チャネル層が
形成される。導電チャネル層はデュアル・チャネルを提
供するように適合される。デュアル・チャネルはｐチャ
ネルとｎチャネルの両方を含み、ｐチャネルとｎチャネ
ルの一方が入力電圧に応答して選択的に使用可能にな
る。

【００１６】本発明による回路は、ゲートと、ソース
と、ドレインとを有する薄膜トランジスタを含む。この
薄膜トランジスタは、ゲートを形成するためのゲート層
を含む。ゲートは入力電圧を受け取るように適合され
る。ゲート層上には絶縁層が形成される。ソースとドレ
インの間で電流を搬送するために絶縁層上に導電チャネ
ル層が形成される。導電チャネル層はデュアル・チャネ
ルを提供するように適合され、デュアル・チャネルはｐ
チャネルとｎチャネルの両方を含み、ｐチャネルとｎチ
ャネルの一方が入力電圧に応答して選択的に使用可能に
なる。

【００１７】代替実施形態では、ゲート層は凹部ゲート
構造を含むことができる。導電チャネル層は、δが約０
〜約１の間にあり、好ましくは約０〜約０．５の間にあ
るＹＢａ₂Ｃｕ₃Ｏ_7-δなどのモット絶縁体材料を含むこ
とができる。ゲート層はニオブでドープされた酸化チタ
ンストロンチウムを含むことができ、絶縁層は酸化チタ
ンストロンチウムを含むことができる。ｐチャネルは好
ましくは負の入力電圧に応答して形成され、ｎチャネル
は好ましくは正の入力電圧に応答して形成される。ｐチ
ャネルは好ましくは負の入力電圧に応答して正孔蓄積層
を含み、ｎチャネルは好ましくは正の入力電圧に応答し
て電子蓄積層を含む。この超小型電子デバイスは好まし
くは薄膜トランジスタを含む。ソースまたはドレインは
負荷に結合することができ、ソースおよびドレインのも
う一方は交流電圧に結合され、薄膜トランジスタが負荷
の両端間の交流電圧を整流する。薄膜トランジスタは、
発光ダイオードに結合し、その発光ダイオードを駆動す
ることができる。

【００１８】デュアル・チャネル・トランジスタを形成
する方法は、入力電圧を受け取るためのゲート層を設け
るステップと、ゲート層上に絶縁層を付着させるステッ
プと、絶縁層上に銅酸層をエピタキシャル付着させ、酸
素の存在下で銅酸層をアニールすることによって実質的
に欠陥のない銅酸層を設け、デュアル・チャネルがｐチ
ャネルとｎチャネルの両方を含み、ｐチャネルとｎチャ
ネルの一方が動作中に入力電圧に応答して選択的に使用
可能になるようにすることにより、絶縁層上にデュアル
・チャネル層を形成するステップと、導電チャネル層上
にソースおよびドレイン電極を形成するステップとを含
む。

【００１９】他の方法では、ゲート層を設けるステップ
は、ゲート層をパターン形成して凹部ゲート構造を形成
するステップを含むことができる。銅酸層は、δが約０
〜約１の間にあり、好ましくは約０〜約０．５の間にあ
るＹＢａ₂Ｃｕ₃Ｏ_7-δなどのモット絶縁体材料を含むこ
とができる。酸化物ゲート層を設けるステップは、ゲー
ト層をドープするステップを含むことができる。この方
法は、負の入力電圧に応答して正孔蓄積層を形成するス
テップをさらに含むことができる。この方法は、正の入
力電圧に応答して電子蓄積層を形成するステップをさら
に含むことができる。アニールするステップは、約０．
２時間〜約５時間の間、約２００℃〜約５００℃の温度
を維持するステップを含むことができる。アニールする
ステップは、酸素内でアニールして銅酸層の酸素濃度を
調整するステップを含むことができる。アニールするス
テップは、真空と不活性ガスの一方を含む還元環境でア
ニールするステップを含むことができる。

【００２０】

【発明の実施の形態】本発明は、超小型電子デバイスに
関し、より詳細には、薄膜トランジスタに関する。本発
明によるデュアル（ｎ／ｐ）タイプ薄膜電界効果トラン
ジスタ（ＴＦＴ）を開示する。３端子デュアル（ｎ／
ｐ）タイプ・デバイスのチャネル材料は好ましくは、δ
が約０〜約１の間にあり、好ましくは約０〜約０．５の
間にあるＹＢａ₂Ｃｕ₃Ｏ_7-δ（ＹＢＣＯ）などのモット
絶縁体ベースの材料の薄膜を含む。本発明では他の化合
物も使用することができる。このような化合物として
は、ｘが０〜約１の間にあるＬａ_2-xＳｒ_xＣｕＯ₄、δ
が０〜約１の間にあり、ｘが０〜約１の間にあるＮｄ
_2-xＣｅ_xＣｕＯ_4-δ、Ｂｉ₂Ｓｒ₂Ｃａ_nＣｕ_n+1Ｏ_6+2n、
ＨｇＢａ₂Ｃａ_nＣｕ_n+1Ｏ_2n+4、Ｔｌ₂Ｂａ₂Ｃａ_nＣｕ
_n+1Ｏ_6+2n、ｘが０〜約１の間にある（Ｓｒ_1-xＣａ_x）₃
Ｒｕ₂Ｏ₇、（Ｓｒ／Ｃａ）_n+1Ｒｕ_nＯ_3n+1Ｓｒを含むこ
とができる。本発明は、新規のデバイス構造と製作プロ
セス・ステップを含む。酸素濃度を変更するためにいく
つかの付着後サーマルまたはレーザ・アニール・ステッ
プを使用してデバイスを最適化する。ゲート電圧の印加
極性に応じて、同じ単一デバイスでｎ型またはｐ型の導
電チャネルが達成される。この新しいタイプのデバイス
により、単一デバイスの全波整流器、論理ゲート、マル
チレベル・メモリ・セル、ディスプレイ・ドライバ・デ
バイスなど、多数のアナログ／ディジタルまたはディジ
タル／ディジタル回路応用例が得られる。この新しいタ
イプのデバイスは好ましくはＴＦＴデバイスであるが、
本発明はトランジスタ構造を含むことができる。本発明
のトランジスタは、デュアル・タイプＴＦＴ、デュアル
・タイプＭＴＦＴ、またはＭＴＦＥＴと呼ぶことができ
る。

【００２１】次に、同様の番号が同じかまたは同様の要
素を表している添付図面、まず図１を参照すると、従来
のモット遷移電界効果トランジスタ（ＭＴＦＥＴ）２が
示されている。ＭＴＦＥＴは当技術分野で記載されてい
る（たとえば、D.M. Mewns他の「Mott transition fiel
d effect transistor」、Applied Physics Letters、Vo
l. 73、No. 6、pp. 780-782、１９９８年８月を参
照）。ＭＴＦＥＴは、チャネル１８がモット金属絶縁体
遷移に耐えうる材料（「モット絶縁体」ともいう）から
作られるＦＥＴタイプのデバイスである。このようなチ
ャネル材料における移送は本質的に、ゲート電圧が変化
するにつれて、モビリティ遷移ならびにキャリア数の変
化を経験する。チャネル材料の絶縁状態ではモビリティ
およびキャリア集中が低くなり、チャネル材料の金属状
態ではモビリティおよびキャリア集中が高くなり、チャ
ネルが導通可能になる。図１には従来技術のｐ型ＭＴＦ
ＥＴデバイスが示されている。この構造の基板を形成す
るゲート（Ｇ）１０は、１ｗｔ％のニオブ（Ｎｂ）を含
む導電性ｎ型ＳｒＴｉＯ₃（ＳＴＯ）の（１００）配向
結晶からなる。純粋ＳＴＯの４００ｎｍ絶縁層１２は、
ゲート１０のＮｂ−ＳＴＯ上にエピタキシャル付着され
る。絶縁層１２の表面上には、δが０〜０．５の間にあ
るＹ_0.5Ｐｒ_0.5Ｂａ₂Ｃｕ₃Ｏ_7-δ（ＹＰＢＣＯ）からな
るもう１つのエピタキシャル層１４が付着される。エピ
タキシャル層１４はＭＴＦＥＴのモット絶縁体導電チャ
ネル１８を形成する。次に、銅酸表面上にはステンシル
・マスクを使用して白金（Ｐｔ）電極１６および２０が
付着され、ソース（Ｓ）２０およびドレイン（Ｄ）１６
電極を形成する。最後に、レーザ分離トレンチ２２によ
ってデバイスが完成される。チャネル長２４は５ミクロ
ンである。このタイプのデバイスはｐ型またはｐチャネ
ル・デバイスであり、ゲート・フィールドによって誘導
されるモット金属絶縁体遷移により従来のトランジスタ
として動作する。ここに開示したデバイス２のチャネル
はＣＭＯＳデバイスの動作と同様の動作を含む。ゲート
が活動化されると、単一チャネル（ｐチャネル）が形成
される。

【００２２】本発明は、ＹＢａ₂Ｃｕ₃Ｏ₇（ＹＢＣＯ）
またはδが約０〜約１の間にあるＹＢａ₂Ｃｕ₃Ｏ_7-δな
どのモット絶縁体材料に基づく高性能ＭＴＦＥＴデバイ
スおよび構造を対象とする。有利なことに、単一デバイ
スがデュアル（ｎ／ｐ）動作を実現する。換言すれば、
それは、ゲート・フィールドの電気極性によって制御さ
れるｎチャネル伝導またはｐチャネル伝導を形成するこ
とができる。

【００２３】この新しいデュアル（ｎ／ｐ）タイプは、
３端子または４端子いずれかの薄膜電界効果トランジス
タ（ＴＦＴ）として構成することができる。チャネル材
料は、銅酸材料、灰チタン石、または同様のモット絶縁
体材料に基づくものである。これらの材料としては、ｘ
が０〜約１の間にあるＬａ_2-xＳｒ_xＣｕＯ₄、δが０〜
約１の間にあり、ｘが０〜約１の間にあるＮｄ_2-xＣｅ_x
ＣｕＯ_4-δ、Ｂｉ₂Ｓｒ₂Ｃａ_nＣｕ_n+1Ｏ_6+2n、ＨｇＢａ
₂Ｃａ_nＣｕ_n+1Ｏ_2n+4、Ｔｌ₂Ｂａ₂Ｃａ_nＣｕ
_n ₊₁Ｏ_6+2n、ｘが０〜約１の間にある（Ｓｒ_1-xＣａ_x）₃
Ｒｕ₂Ｏ₇、（Ｓｒ／Ｃａ）_n+1Ｒｕ_nＯ_3n+1Ｓｒを含むこ
とができる。これらの材料の組合せも使用することがで
きる。以下の図面では、ここで開示するデバイス構造お
よび製作方法、デバイスの動作原理および応用例につい
て説明する。

【００２４】図２を参照すると、高性能ＭＴＦＥＴＴ
ＦＴ（ＭＴＦＴ）構造またはデュアル・タイプＭＴＦＴ
の一実施形態の断面図が示されている。このデバイスの
構造上の特徴およびその製作は、その正常動作において
重要な役割を果たす。最適ＭＴＦＴパフォーマンスを得
るためには、チャネル１０８をエピタキシャル成長させ
ることが好ましい。基板１０２が含まれる。基板１０２
は好ましくは、金属基板であり、約０．５ｗｔ％のＮｂ
を含むＮｂドープのＳｒＴｉＯ₃（ＳＴＯ）を使用す
る。基板１０２は代わりに、Ｍｎ、Ｐｂ、Ｆｅ、Ｔｉな
どの他のドーパントでドープすることもできる。基板１
０２は、イットリウム（Ｙ）安定化ジルコニウム（Ｚ
ｒ）（ＹＳＺ）、アルミン酸ランタン、二酸化チタン、
没食子酸ネオジムから形成することができる。これらの
基板材料は、導電性を改善するためにドープすることも
できる。また、基板１０２は、ゲート電極としても機能
し、高性能導電チャネル１０８を可能にする凹部ゲート
１０１を含む。以下に詳述するように、凹部ゲート１０
１は本発明のパフォーマンスの改善を実現するものであ
る。

【００２５】高誘電率ゲート絶縁体１０５は好ましくは
基板１０２上にエピタキシャル成長される。ゲート絶縁
体１０５は好ましくはＳＴＯを含むが、基板１０２に適
合する他の絶縁体を使用することもできる。チャネル材
料１２０、たとえば、ＹＢＣＯが付着される。ゲート絶
縁体１０５とチャネル材料１２０はどちらも好ましくは
酸素雰囲気中で化学量論的ターゲットからのレーザ剥離
によって付着される。ソース１０４電極とドレイン１０
６電極が付着される。好ましくは、ソース１０４および
ドレイン１０６は白金（Ｐｔ）を含み、シリコンのステ
ンシル・マスクによる電子ビーム蒸着によって付着され
る。チップまたはデバイス１００上の個々のデバイス
は、たとえば、レーザ剥離トレンチ１１２によって互い
に分離することができる。

【００２６】図３を参照すると、本発明によるＭＴＦＴ
デバイスの一バージョンの平面図が示されている。デバ
イス１００は以下の例示的寸法を含むことができる。こ
れらの寸法は例示的なものにすぎず、制限であると解釈
すべきではない。Ｌとして示すチャネル長１１７は、約
５ミクロンの長さと、約９０ミクロンの幅１１１とを含
むことができる。デバイス１００用の凹部ゲート１０１
はグローバル・ワード線１０９に接続される。ソース１
０４ａおよびドレイン１０６ａ電極の幅は約５０ミクロ
ンである。ゲート絶縁体１０５の厚さは約２００〜３０
０ｎｍであり、（ページ内への）チャネル厚さは約５０
ｎｍである。

【００２７】離散型および統合型３端子または４端子Ｙ
Ｂａ₂Ｃｕ₃Ｏ₇（ＹＢＣＯまたはモット絶縁体材料）薄
膜電界効果トランジスタ（ＴＦＴ）の詳細な製作プロセ
ス・ステップは以下の通りである。

【００２８】図４を参照すると、この構造の基板１０２
を使用してデバイスのゲートを形成するためのＴＦＴプ
ロセス中の第１のステップが示されている。基板１０２
にパターン形成して離散凹部ゲート１０１を形成する。
この構造の基板１０２は好ましくはＮｂ−ＳＴＯ（１０
０）カット結晶から形成され、ゲートとして機能する。
このゲートにパターン形成して、好ましくは適切なマス
クによる光学またはＥビーム・リソグラフィにより凹部
ゲート１０１を形成する。図５を参照すると、幅１１１
と長さ１１７を有するＭＴＦＴデバイス領域に凹部ゲー
ト１０１を形成するためのマスク・パターンの一例が平
面図で示されている。

【００２９】図６を参照すると、薄い絶縁層１０５が付
着されている。層１０５は好ましくは、基板１０２のＮ
ｂ−ＳＴＯ表面上のＳＴＯを含む。層１０５は好ましく
はパルス・レーザ剥離プロセスを使用して付着させる。
任意選択で、従来の化学機械研摩（ＣＭＰ）プロセスに
より層１０５の表面をプレーナ化して、平らな表面を設
けることができる（図８を参照）。図７および図８は本
発明の２つの構造を表している。実施の形態中の同じま
たは同様の特徴については同じ番号の参照番号を使用し
てある。この参照番号は、異なる実施の形態を示すため
に英字を付加してある。

【００３０】図７を参照すると、銅酸材料（ＹＢＣＯな
ど）のエピタキシャル層１２０ａを付着させて、層１０
５ａの上に導電チャネル・シートが形成される。デバイ
ス・パフォーマンスを良好にするため、層１２０ａは好
ましくは高酸素濃度で成長させ、薄膜内の格子欠陥が最
小限になるように保証する。処理パラメータとしては、
低レーザ付着速度（たとえば、約２Ｈｚのレーザ・パル
ス）を含むことができる。処理中に、約３００ｍＴｏｒ
ｒの酸素分圧を含む可能性のある酸素環境を設ける。基
板１０２は約６５０℃〜約８５０℃に維持することがで
きる。固有の高抵抗チャネルを生成するために、電界効
果応答を最適化するためのいくつかのアニール後処理ス
テップを使用する。好ましい方法では、アニール後処理
としては、アルゴンまたは他の不活性ガスなどの還元雰
囲気環境あるいは真空中で約０．２時間〜約５時間の
間、約２００℃〜約５００℃の温度を維持することを含
む。デバイス・チャネルの抵抗測定は、進行を監視し、
デバイスのパフォーマンスを保証するための処理中に行
うことができる。酸素アニールは好ましくは、導電チャ
ネル層の酸素濃度を調整するためにアニール後処理後ま
たはアニール後処理中に行われる。

【００３１】図８を参照すると、銅酸材料（ＹＢＣＯな
ど）のエピタキシャル層１２０ｂを付着させて、前述の
ように化学機械研摩技法によって形成された平らな層１
０５ｂの上に導電チャネル・シートを形成する、他の実
施の形態が示されている。層１２０ｂは好ましくは、レ
ーザ剥離チャンバ内の現場でのターゲット変更により、
すでにプレーナ化した層１０５ｂの（１００）表面上に
付着させる。層１２０ｂ（１２０ａ）はＴＦＴのモット
絶縁体デュアルタイプ導電チャネルを形成する。

【００３２】図９を参照すると、電極１０４ａおよび１
０６ａが導電材料、たとえば、白金の層として層１２０
ａ上に付着されている。ステンシル・マスクを使用し
て、ソース１０４ａおよびドレイン１０６ａ電極を形成
する。

【００３３】図１０を参照すると、ステンシル・マスク
を使用して、層１２０ｂの平らな表面上に電極１０４ｂ
および１０６ｂが好ましくは白金で形成される。ソース
１０４ｂおよびドレイン１０６ｂ電極はパターン形成プ
ロセスによって形成される。

【００３４】デュアルタイプＴＦＴデバイス構造は、レ
ーザ分離トレンチ１１２ａおよび１１２ｂを形成するこ
とによって完成する（図９および図１０）。最終的な離
散３端子ＴＦＴデバイス構造は図２にも示されている。

【００３５】導電チャネル・キャリア集中を増強し、し
きい（ターンオン）電圧を制御するために、図１１また
は図１２に示すように、他の上部ゲート１３０ｃおよび
１３０ｄを追加して、４端子ＴＦＴデバイスを完成する
こともできる。これらのステップとしては、絶縁材料の
もう１つの層１１８ｃおよび１１８ｄを付着させ、次に
金属層１３０ｃおよび１３０ｄを付着させてパターン形
成し、もう１つのゲートを形成することを含む。図１１
は、好ましくはＮｂ−ＳＴＯ導電層１３０ｃを付着させ
てＴＦＴデバイスの第４の端子として機能する上部ゲー
ト電極を形成することにより、電極（１０４ｃ、１０６
ｃ）の上にＳＴＯなどのもう１つの薄い絶縁材料層１１
８ｃを付着させるためのＴＦＴプロセスを示している。

【００３６】図１２は、好ましくは白金から形成される
平らな電極（１０４ｄ、１０６ｄ）の上にもう１つの薄
い絶縁層１１８ｄを付着させ、次に好ましくはＮｂ−Ｓ
ＴＯである導電層を付着させて、ＴＦＴデバイスの第４
の端子として機能する上部ゲート電極１３０ｄを形成す
るためのＴＦＴプロセス中のもう１つのステップを示し
ている。

【００３７】デバイスの動作原理チャネル材料層１２０は好ましくはＹＢａ₂Ｃｕ₃Ｏ
₇（ＹＢＣＯ）からなる。ＹＢＣＯ薄膜材料には一般に
長距離結晶秩序がまったくない。このようなタイプの材
料はモット絶縁体材料とも呼ばれる。次に図１３を参照
すると、このようなタイプの材料のエネルギー帯構造２
０１および２０３は非結晶帯構造と非常によく似てい
る。一般に、ＹＢＣＯ材料は、図１４に示すようにエネ
ルギー帯ギャップ内の電荷トラップ状態をもたらす局部
的状態を含む。この場合、このような局部的ギャップ状
態（受容体様状態２１３と供与体様状態２１５を含む）
は材料全体に均一に分布する（図１５の曲線２０６を参
照）。非ドープ材料内にあって図１３に２３５として示
されるフェルミ準位ＥＦは通常、ギャップ中央２０７付
近にある。図１３ないし図１５は、電界効果金属−絶縁
体−モット絶縁体材料構造（Ｎｂ−ＳＴＯ２７０が金属
であり、ＳＴＯ２８０が絶縁体であり、ＹＢＣＯ２９０
がモット絶縁体である、図１８および図１９も参照）ま
たはモット絶縁体材料がＮ_tという局部的密度（図１５
では２０８として示す）を有する薄い層であるＭ−Ｉ−
Ｍｔキャパシタのエネルギー帯図を示している。

【００３８】単純にするため、ゼロ・ゲート・バイアス
（Ｖ_g＝０）ではフラットバンド条件が優勢であると想
定する。局部的密度が高い場合、フェルミ準位２３５が
ギャップ中央２０７にあるときにモット絶縁体材料で電
荷の中立性が得られる。

【００３９】図１６を参照すると、正電圧がゲートに印
加されたときのｎチャネル形成を示す、Ｍ−Ｉ−Ｍｔ構
造のエネルギー帯図の一例が示されている。小さい正ゲ
ート電圧を印加すると、エネルギー帯が下へ湾曲し始め
る。湾曲部２０１ａおよび２０３ａがＳＴＯ層２０５の
表面で下へ湾曲するにつれて、ギャップ中央２０７ａよ
り上の何らかの局部的状態が電子で充填された状態にな
る。これらは受容体様状態なので、これらの状態の負電
荷Ｑ_t２０８はゲート上の正電荷と平衡を取る。少なく
ともゲート電圧が小さい場合、伝導帯（Ｅｃ）はフェル
ミ準位にあまり接近しない。その結果、伝導帯内の電子
の数は少なくなる。図１６では、負電荷トラップがＱ_t
２０８で示されている。ゲート電圧がより大きい場合
（Ｖ_g＞０）２３５ａ、図１６に示すように、フェルミ
準位２０７ａは伝導帯２０１ａに接近し、かなりの数の
電子Ｑ_n２０４が伝導帯２０１ａ内で形成される。した
がって、ｎ型導電チャネルが形成される。導電チャネル
は電子蓄積層で機能する。正ゲート電圧は半導体内で負
電荷を引きつけることになり、ｎ型半導体の場合、それ
が酸化物とＹＢＣＯの界面付近で電子の強化集中、すな
わち蓄積を含むことになる。

【００４０】図１７を参照すると、負電圧がゲートに印
加されたときのｐチャネル形成を示す、Ｍ−Ｉ−Ｍｔ構
造のエネルギー帯図の一例が示されている。小さい負ゲ
ート電圧を印加すると、エネルギー帯が上へ湾曲し始め
る。湾曲部２０１ｂおよび２０３ｂは層２０５ｂの表面
で上へ湾曲する。その結果、ギャップ中央より下の何ら
かの局部的状態が正孔で充填された状態になる。これら
は供与体様状態なので、これらの状態の正電荷はゲート
上の負電荷と平衡を取る。少なくともゲート電圧が小さ
い場合、価電子帯（Ｅ_v）はフェルミ準位にあまり接近
しない。その結果、価電子帯内の正孔の数は少なくな
る。図１７では、正電荷トラップがＱ_t２０９で示され
ている。ゲート電圧がより大きい場合（Ｖ_g＜０）２３
５ｂ、図１７に示すように、フェルミ準位２０７ｂは価
電子帯２０３ｂに接近し、かなりの数の正孔Ｑ_p２０５
が価電子帯２０３ｂ内で形成される。したがって、ｐ型
導電チャネルが形成される。導電チャネルは正孔蓄積層
で機能する。負ゲート電圧は導電チャネル内で正電荷を
引きつけることになり、ｐ型半導体の場合、それが酸化
物とＹＢＣＯの界面付近で正孔の強化集中、すなわち蓄
積を含むことになる。

【００４１】図１８を参照すると、正電圧がゲートに印
加されたｎチャネル形成を示す、Ｍ−Ｉ−Ｍｔ（Ｎｂ−
ＳＴＯ２７０、ＳＴＯ２８０、ＹＢＣＯ２９０を含む）
内の電荷分布の一例が示されている。デバイスの電荷の
中立性のためには、Ｑ_g＝Ｑ_n＋Ｑ_tであることが必要で
あり、Ｑ_g２３１はゲート上の単位面積あたりの正電荷
を表し、Ｑ_n２０４ｎは伝導帯内の伝導電子を表し、Ｑ_t
２０８ｎは電子で充填されているギャップ中央より上の
局部的電荷状態を表す。電子蓄積条件下の電荷分布は図
１６に示すエネルギー帯図と関係がある。

【００４２】図１９を参照すると、負電圧がゲートに印
加されたときのｐチャネル形成を示す、Ｍ−Ｉ−Ｍｔ
（２７０−２８０−２９０）構造内の電荷分布の一例が
示されている。同様に、デバイスの電荷の中立性のため
には、Ｑ_g＝Ｑ_p＋Ｑ_tであることが必要であり、Ｑ_g２３
３はゲート上の単位面積あたりの負電荷を表し、Ｑ_p２
０９ｐは価電子帯内の伝導正孔を表し、Ｑ_t２０９ｐは
正孔で充填されているギャップ中央より下の局部的電荷
状態を表す。正孔蓄積条件下の電荷分布は図１７に示す
エネルギー帯図と関係がある。

【００４３】図２０を参照すると、線形領域（ロー・ド
レイン領域）内のＭＴＦＴ動作の一例が例示的に示され
ている。より大きい正電圧Ｖ_g＞Ｖ_t（Ｖ_tはしきい電圧
である）がゲート（Ｇ）１０２ｆに印加され、ＹＢＣＯ
１２０ｆ表面で電子蓄積が発生する。小さいドレイン電
圧が印加された場合、電流はソース（Ｓ）１０４ｆから
導電チャネル１０８ｆを通ってドレイン（Ｄ）１０６ｆ
に流れることになる。したがって、そのチャネルは抵抗
器として動作し、ドレイン電流はドレイン電圧に比例す
る。これは線形領域である。

【００４４】図２１を参照すると、飽和領域内のＭＴＦ
Ｔ動作の一例が例示的に示されている。ドレイン電圧が
増加するので、ドレイン電圧は結局、ドレイン１０６ｈ
におけるチャネル１０８ｈの深さがゼロまで低減される
ポイントに到達する。これは、ピンチオフ・ポイントと
呼ばれる。ピンチオフ・ポイントを超えると、ドレイン
電流は同じ状態を維持する。これは飽和領域である。

【００４５】表１は、デュアルタイプＴＦＴに関する数
式を示している。デュアルタイプＦＥＴのしきい電圧
（Ｖ_t）は表１に示されている。しきい電圧（Ｖ_t）は、
局部的ギャップ状態との関係が強く、シリコンＦＥＴデ
バイスのものとは完全に異なるものである。しかし、ド
レイン電流対ドレイン電圧（Ｉ−Ｖ）の関係は、シリコ
ンＦＥＴについて２乗近似で得られる式と同じになる。

【００４６】

【表１】

【００４７】図２２を参照すると、他の製作ステップに
よるＹＢＣＯ材料に基づくＴＦＴのデバイス構造が示さ
れている。図示の通り、金属基板１０２ｅはＮｂドープ
ＳＴＯを含む。基板１０２ｅはゲート電極（Ｇ）として
も機能する。次にゲート絶縁体ＳＴＯ１０５ｅが基板１
０２ｅ上でエピタキシャル成長される。次に、チャネル
材料ＹＢＣＯ１２０ｅが付着される。次にソース１０４
ｅおよびドレイン１０６ｅ電極（Ｐｔ）がステンシル・
マスクによる電子ビーム蒸着によって付着される。導電
チャネル１０８ｅはＹＢＣＯ材料１２０ｅの下部表面に
形成される。ドレイン電圧Ｖ_D、ゲート電圧Ｖ_g、ドレイ
ン電流Ｉ_Dが示されている。これらのパラメータは以下
の図面に実験結果を示す際に使用する。

【００４８】図２３を参照すると、チャネル材料ＹＢＣ
Ｏの場合のドレイン電流３０３対ドレイン電圧３０５の
実験証明が本発明により形成されたデバイスについて例
示的に示されている。ゲート電圧Ｖ_gは図示の通り、−
２０Ｖ、−１６Ｖ、−１２Ｖ、−８Ｖ、−４Ｖ、０Ｖで
ある。

【００４９】図２４を参照すると、デュアル・タイプ伝
導の場合のドレイン電流３２３対ゲート電圧３２５のも
う１つの実験証明が例示的に示されている。これは、デ
ュアル・タイプＴＦＴのほぼ対称的なＩ_D対Ｖ_g特性を立
証するものである。部分３２０は正孔電流を含み、部分
３３０は電子電流を含み、Ｖ_gが０ボルトのときに遷移
が起こる。

【００５０】図２５を参照すると、ｐチャネルの数通り
のゲート電圧の場合のドレイン電流３５３対ドレイン電
圧３５５のもう１つの実験証明が本発明により例示的に
示されている。この結果は、デュアル・タイプＴＦＴの
Ｉ−Ｖ特性を示している。

【００５１】図２６を参照すると、ｎチャネル・デュア
ル・タイプＴＦＴの数通りのゲート電圧の場合のドレイ
ン電流３７３対ドレイン電圧３７５のさらにもう１つの
実験証明が例示的に示されている。

【００５２】図２７は、デュアル・タイプＴＦＴの高オ
ン／オフ電流比のもう１つの実験証明を示している。こ
れは、ドレイン電流４１３対ゲート電圧４１１を−１０
Ｖ〜２０Ｖの範囲で例示的に立証するものである。図２
８は、ｐチャネルＴＦＴの電流電圧特性のもう１つの実
験証明を示している。これは、ＹＢＣＯチャネル材料の
場合のドレイン電流５１３対ドレイン電圧５１５を例示
的に立証するものである。ゲート電圧Ｖ_gは、−２５
Ｖ、−２０Ｖ、−１５Ｖ、−１０Ｖ、−５Ｖ、０Ｖであ
る。

【００５３】応用例当業者であれば、デュアル（ｎ／ｐ）タイプ動作を提供
する単一デバイスが多くの新しい応用例に至ることが分
かるだろう。次に、電源回路の応用例について例示的な
一例を開示する。

【００５４】図２９、図３０、図３１を参照すると、従
来技術の全波ダイオード・ブリッジ整流器回路６００お
よび電圧入出力対時間（ｔ）のグラフが示されている。
図示の通り、図３０の入力サイクルの正部分６１２で
は、変圧器６０５の極性が図示の通りであり、ダイオー
ドＤ₁およびＤ₃が導通しており、電流は負荷Ｒ_Lの正か
ら負へ通過する。伝導経路は破線ループ６０７として示
されている。次の負の半サイクル６１３では、変圧器６
０５がその極性を反転し、ダイオードＤ₂およびＤ₄が導
通し、前の正の半サイクル６１２と同じ方向に負荷Ｒ_L
を通って電流を送る。出力は図３１に示す。

【００５５】図３０、図３２ないし図３５を参照する
と、本発明により、４つのダイオードＤ₁、Ｄ₂、Ｄ₃、
Ｄ₄（図２９）を図３２および図３４にそれぞれ示す１
つのデュアルタイプＴＦＴデバイス７１０で置き換える
ことができる。入力サイクルの正部分６１２では、負の
ゲート電圧がＴＦＴのゲート７１２に印加され、ｐチャ
ネルが形成され、電流は負荷（図３２のＲ_L７１５また
は図３４のＲ_L７１４とＣ_L７１６）の正から負へ通過す
る。入力サイクルの負部分６１３では、正のゲート電圧
がＴＦＴ７１０のゲート７１２に印加され、したがっ
て、ｎチャネルが形成される。その場合、負荷Ｒ_L７１
５（またはＲ_L７１４とＣ_L７１６）を通る電流は図３３
および図３５に示すように前の正の半サイクル６１３と
同じ方向になる。

【００５６】図３６を参照すると、本発明のもう１つの
例示的な応用例が示されている。有機発光ダイオード
（ＬＥＤ）８２０は本発明によるデュアル・タイプＭＴ
ＦＴ８１０（好ましくはＹＢＣＯを含む）によって駆動
される。ゲート電圧は電圧源８１４から変調される。Ｌ
ＥＤ８２０は電圧源８１６に接続される。光の出力はＬ
ＥＤ電流に比例する。有機ＬＥＤとＹＢＣＯＴＦＴの
統合は今後のスマート・ディスプレイにとって非常に有
益なものになるだろう。

【００５７】ここに記載した例示的な例は、本発明を使
用するための方法の一例であり、決して本発明を制限す
るものと解釈すべきではない。本発明の応用例が広範囲
に及び、あまりにも多すぎてここに記載できないこと
は、当業者にとって明らかになるだろう。また、ここに
記載した材料および寸法は変更するかまたは同様の特徴
および特性を有する他の材料および寸法で代用できるこ
とに留意することは重要なことである。本発明は、有利
なことに、従来の回路に対してより空間効率が良くより
低い電力でより単純な解決策を提供する。

【００５８】本発明の利点の一部としては以下のものが
ある。１．１０ｎｍチャネル長以上に拡張可能なスケーラブル
・デバイス２．約０．１ピコ秒程度のスイッチング時間３．デュアルタイプ（ｎ／ｐ）特性

【００５９】デュアルタイプ薄膜電界効果トランジスタ
および応用例の好ましい実施の形態（制限のためではな
く、例示のためのものである）について説明してきた
が、当業者であれば上記の教示を考慮して修正形態およ
び変形形態をなすことができることに留意されたい。し
たがって、ここに開示した本発明の特定の実施の形態に
おいて、特許請求の範囲で概要を示す本発明の範囲およ
び精神の範囲内である変更が可能であることが分かるは
ずである。したがって、特許法が必要とする詳細および
特殊性によって本発明を説明してきたが、特許証によっ
て請求され、所望され、保護されるものについては特許
請求の範囲に示す。

【００６０】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６１】（１）入力電圧を受け取るように適合され
たゲート層と、前記ゲート層上に形成された絶縁層と、
前記絶縁層上に形成された、ソースとドレインの間で電
流を搬送するための導電チャネル層とを含み、前記導電
チャネル層がデュアル・チャネルを提供するように適合
され、前記デュアル・チャネルがｐチャネルとｎチャネ
ルの両方を含み、前記ｐチャネルと前記ｎチャネルの一
方が前記入力電圧に応答して選択的に使用可能になる、
超小型電子デバイス。（２）前記ゲート層が凹部ゲート構造を含む、上記
（１）に記載のデバイス。（３）前記導電チャネル層がモット絶縁体材料を含む、
上記（１）に記載のデバイス。（４）前記導電チャネル層が、δが約０〜約１の間にあ
るＹＢａ₂Ｃｕ₃Ｏ_7-δを含む、上記（１）に記載のデバ
イス。（５）前記ゲート層が、ニオブでドープされた酸化チタ
ンストロンチウムを含む、上記（１）に記載のデバイ
ス。（６）前記絶縁層が酸化チタンストロンチウムを含む、
上記（１）に記載のデバイス。（７）前記ｐチャネルが負の入力電圧に応答して形成さ
れ、前記ｎチャネルが正の入力電圧に応答して形成され
る、上記（１）に記載のデバイス。（８）前記ｐチャネルが負の入力電圧に応答して正孔蓄
積層を含む、上記（１）に記載のデバイス。（９）前記ｎチャネルが正の入力電圧に応答して電子蓄
積層を含む、上記（１）に記載のデバイス。（１０）前記超小型電子デバイスが薄膜トランジスタを
含む、上記（１）に記載のデバイス。（１１）ゲートと、ソースと、ドレインとを有する薄膜
トランジスタを含み、前記薄膜トランジスタが前記ゲー
トを形成するためのゲート層を含み、前記ゲートが入力
電圧を受け取るように適合され、さらに、前記ゲート層
上に形成された絶縁層と、前記ソースと前記ドレインの
間で電流を搬送するために前記絶縁層上に形成された導
電チャネル層とを含み、前記導電チャネル層がデュアル
・チャネルを提供するように適合され、前記デュアル・
チャネルがｐチャネルとｎチャネルの両方を含み、前記
ｐチャネルと前記ｎチャネルの一方が前記入力電圧に応
答して選択的に使用可能になる回路。（１２）前記ゲートが凹部ゲート構造を含む、上記（１
１）に記載の回路。（１３）前記ソースと前記ドレインの一方が負荷に結合
され、前記ソースと前記ドレインのもう一方が交流電圧
に結合され、前記薄膜トランジスタが前記負荷の両端間
の前記交流電圧を整流する、上記（１１）に記載の回
路。（１４）前記導電チャネル層がモット絶縁体材料を含
む、上記（１１）に記載の回路。（１５）前記導電チャネル層が、δが約０〜約１の間に
あるＹＢａ₂Ｃｕ₃Ｏ_7-δを含む、上記（１１）に記載の
回路。（１６）前記ゲート層が、ニオブでドープされた酸化チ
タンストロンチウムを含む、上記（１１）に記載の回
路。（１７）前記絶縁層が酸化チタンストロンチウムを含
む、上記（１１）に記載の回路。（１８）前記ｐチャネルが負の入力電圧に応答して形成
され、前記ｎチャネルが正の入力電圧に応答して形成さ
れる、上記（１１）に記載の回路。（１９）前記ｐチャネルが負の入力電圧に応答して正孔
蓄積層を含む、上記（１１）に記載の回路。（２０）前記ｎチャネルが正の入力電圧に応答して電子
蓄積層を含む、上記（１１）に記載の回路。（２１）前記薄膜トランジスタが、発光ダイオードに結
合され、その発光ダイオードを駆動する、上記（１１）
に記載の回路。（２２）デュアル・チャネル・トランジスタを形成する
ための方法であって、入力電圧を受け取るためのゲート
層を設けるステップと、前記ゲート層上に絶縁層を付着
させるステップと、前記絶縁層上にデュアル・チャネル
層を形成するステップであって、前記絶縁層上に銅酸層
をエピタキシャル付着させ、還元環境で前記銅酸層をア
ニールすることによって実質的に欠陥のない銅酸層を設
け、前記デュアル・チャネルがｐチャネルとｎチャネル
の両方を含み、前記ｐチャネルと前記ｎチャネルの一方
が動作中に前記入力電圧に応答して選択的に使用可能に
なるようにすることにより、前記絶縁層上に前記デュア
ル・チャネル層を形成するステップと、前記導電チャネ
ル層上にソースおよびドレイン電極を形成するステップ
とを含む方法。（２３）ゲート層を設ける前記ステップが、前記ゲート
層をパターン形成して凹部ゲート構造を形成するステッ
プを含む、上記（２２）に記載の方法。（２４）前記銅酸層がモット絶縁体材料を含む、上記
（２２）に記載の方法。（２５）前記銅酸層が、δが約０〜約１の間にあるＹＢ
ａ₂Ｃｕ₃Ｏ_7-δを含む、上記（２２）に記載の方法。（２６）ゲート層を設ける前記ステップが、前記ゲート
層をドープするステップを含む、上記（２２）に記載の
方法。（２７）負の入力電圧に応答して正孔蓄積層を形成する
ステップをさらに含む、上記（２２）に記載の方法。（２８）正の入力電圧に応答して電子蓄積層を形成する
ステップをさらに含む、上記（２２）に記載の方法。（２９）アニールする前記ステップが、約０．２時間〜
約５時間の間、約２００℃〜約５００℃の温度を維持す
るステップを含む、上記（２２）に記載の方法。（３０）アニールする前記ステップが、酸素内でアニー
ルして前記銅酸層の酸素濃度を調整するステップを含
む、上記（２２）に記載の方法。（３１）アニールする前記ステップが、真空と不活性ガ
スの一方を含む還元環境でアニールするステップを含
む、上記（２２）に記載の方法。

【図面の簡単な説明】

【図１】従来技術による単一ｐチャネルを有する酸化物
モット絶縁体薄膜トランジスタ（ＭＴＦＴ）デバイスの
断面図である。

【図２】本発明によるデュアル・タイプＴＦＴの断面図
である。

【図３】本発明による図２のＴＦＴの平面図である。

【図４】本発明による構造の基板を形成するデュアル・
タイプＴＦＴ用のゲート層の断面図であり、離散凹部ゲ
ートを形成するためのパターンを示す図である。

【図５】本発明によるデュアル・タイプＴＦＴの平面図
であり、凹部ゲートおよびＴＦＴデバイス領域を形成す
るためのマスク・パターンを示す図である。

【図６】本発明による図４のＴＦＴの断面図であり、ゲ
ート層／基板の上に付着された薄い絶縁層を示す図であ
る。

【図７】本発明による図６のＴＦＴの断面図であり、絶
縁層の上に導電チャネル・シートを形成するための銅酸
材料のエピタキシャル層を示す図である。

【図８】本発明による図４のＴＦＴの断面図であり、絶
縁層の上に付着された導電チャネル・シートを形成する
ための銅酸材料のエピタキシャル層と、絶縁層をプレー
ナ化するために使用する化学機械研摩技法とを示す図で
ある。

【図９】本発明による図７のＴＦＴの断面図であり、ソ
ースおよびドレイン電極を形成するために銅酸表面上に
付着された電極を示す図である。

【図１０】本発明による図８のＴＦＴの断面図であり、
ソースおよびドレイン電極を形成する平らな銅酸表面上
に形成された電極を示す図である。

【図１１】本発明による図９のＴＦＴの断面図であり、
電極の上の薄い絶縁層と、ＴＦＴデバイスの第４の端子
として機能するために上部ゲート電極を形成する導電層
とを示す図である。

【図１２】本発明による図１０のＴＦＴの断面図であ
り、電極の上の薄い絶縁層と、ＴＦＴデバイスの第４の
端子として機能するために上部ゲート電極を形成する導
電層とを示す図である。

【図１３】本発明によるモット絶縁体材料（Ｍ−Ｉ−Ｍ
ｔ）構造のエネルギー帯図の一例を示す図であり、局部
的ギャップ状態の存在を示す図である。

【図１４】本発明によるモット絶縁体材料（Ｍ−Ｉ−Ｍ
ｔ）構造のエネルギー帯図の一例を示す図であり、局部
的ギャップ状態の存在を示す図である。

【図１５】本発明によるモット絶縁体材料（Ｍ−Ｉ−Ｍ
ｔ）構造のエネルギー帯図の一例を示す図であり、局部
的ギャップ状態の存在を示す図である。

【図１６】本発明の一態様によるＭ−Ｉ−Ｍｔ構造のエ
ネルギー帯図の概略例を示す図であり、正電圧がゲート
に印加されたｎチャネル形成を示す図である。

【図１７】本発明の他の態様によるＭ−Ｉ−Ｍｔ構造の
エネルギー帯図の概略例を示す図であり、負電圧がゲー
トに印加されたｐチャネル形成を示す図である。

【図１８】本発明の一態様によるＭ−Ｉ−Ｍｔ構造の電
荷分布の一例を示す図であり、正電圧がゲートに印加さ
れたｎチャネル形成を示す図である。

【図１９】本発明の他の態様によるＭ−Ｉ−Ｍｔ構造の
電荷分布の一例を示す図であり、負電圧がゲートに印加
されたｐチャネル形成を示す図である。

【図２０】動作中のデュアル・タイプＴＦＴの断面図で
あり、本発明により形成された線形領域（ロー・ドレイ
ン領域）を示す図である。

【図２１】動作中のデュアル・タイプＴＦＴの断面図で
あり、本発明により形成された飽和領域を示す図であ
る。

【図２２】本発明によるＹＢＣＯ材料に基づくデュアル
・タイプＴＦＴのデバイス構造の断面図である。

【図２３】ゲート電圧（Ｖｇ）が−２０〜０ボルトの間
で変化する場合の、本発明によるデュアル・タイプＴＦ
Ｔのドレイン電流対ドレイン電圧の実験データを示す図
である。

【図２４】本発明による単一デバイスのデュアル・タイ
プ伝導のドレイン電流対ゲート電圧の実験データを示す
図である。

【図２５】本発明によるｐチャネル・モードのＴＦＴの
複数の異なるゲート電圧に関するドレイン電流対ドレイ
ン電圧の実験データを示す図である。

【図２６】本発明によるｎチャネル・モードのＴＦＴの
複数の異なるゲート電圧に関するドレイン電流対ドレイ
ン電圧の実験データを示す図である。

【図２７】本発明によるデュアル・タイプＴＦＴの高オ
ン／オフ電流比を示すグラフである。

【図２８】本発明によるデュアル・タイプＴＦＴの複数
の異なるゲート電圧に関するドレイン電流対ドレイン電
圧の実験データを示す図であり、ｐチャネル・モードの
電流電圧特性を示す図である。

【図２９】従来技術の全波ダイオード・ブリッジ整流器
回路の概略図である。

【図３０】入力信号を表す入力電圧対時間を示す図であ
る。

【図３１】図２９の回路の出力電圧対時間を示す図であ
る。

【図３２】本発明によるデュアル・タイプＴＦＴ整流器
回路の概略図である。

【図３３】図３２の回路の出力電圧対時間を示す図であ
る。

【図３４】本発明による他のデュアル・タイプＴＦＴ整
流器回路の概略図である。

【図３５】図３４の回路の出力電圧対時間を示す図であ
る。

【図３６】本発明によるデュアル・タイプＴＦＴによっ
て駆動された有機ＬＥＤの概略図である。

【符号の説明】

１００デバイス１０１凹部ゲート１０２基板１０４ソース１０５ゲート絶縁体１０６ドレイン１０８チャネル１１２レーザ剥離トレンチ１２０チャネル材料

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６１８Ｂ (72)発明者ウェイ・ホワンアメリカ合衆国10504 ニューヨーク州アーモンクロング・ポンド３ (72)発明者チャン・シー・ツエイアメリカ合衆国10514 ニューヨーク州チャパクワマウンテン・ピーク・ロード63 Ｆターム(参考） 5F032 AC02 BA01 CA05 CA09 CA16 DA12 DA33 DA74 5F110 AA30 BB03 BB05 BB13 BB20 CC07 EE01 EE22 EE30 FF01 FF21 GG01 GG25 GG28 GG29 GG41 HK02 HK32 NN65 QQ19

Claims

【特許請求の範囲】

【請求項１】入力電圧を受け取るように適合されたゲー
ト層と、前記ゲート層上に形成された絶縁層と、前記絶縁層上に形成された、ソースとドレインの間で電
流を搬送するための導電チャネル層とを含み、前記導電チャネル層がデュアル・チャネルを提供するよ
うに適合され、前記デュアル・チャネルがｐチャネルと
ｎチャネルの両方を含み、前記ｐチャネルと前記ｎチャ
ネルの一方が前記入力電圧に応答して選択的に使用可能
になる、超小型電子デバイス。
【請求項２】前記ゲート層が凹部ゲート構造を含む、請
求項１に記載のデバイス。
【請求項３】前記導電チャネル層がモット絶縁体材料を
含む、請求項１に記載のデバイス。
【請求項４】前記導電チャネル層が、δが約０〜約１の
間にあるＹＢａ₂Ｃｕ₃Ｏ_7-δを含む、請求項１に記載の
デバイス。
【請求項５】前記ゲート層が、ニオブでドープされた酸
化チタンストロンチウムを含む、請求項１に記載のデバ
イス。
【請求項６】前記絶縁層が酸化チタンストロンチウムを
含む、請求項１に記載のデバイス。
【請求項７】前記ｐチャネルが負の入力電圧に応答して
形成され、前記ｎチャネルが正の入力電圧に応答して形
成される、請求項１に記載のデバイス。
【請求項８】前記ｐチャネルが負の入力電圧に応答して
正孔蓄積層を含む、請求項１に記載のデバイス。
【請求項９】前記ｎチャネルが正の入力電圧に応答して
電子蓄積層を含む、請求項１に記載のデバイス。
【請求項１０】前記超小型電子デバイスが薄膜トランジ
スタを含む、請求項１に記載のデバイス。
【請求項１１】ゲートと、ソースと、ドレインとを有す
る薄膜トランジスタを含み、前記薄膜トランジスタが前記ゲートを形成するためのゲ
ート層を含み、前記ゲートが入力電圧を受け取るように
適合され、さらに、前記ゲート層上に形成された絶縁層と、前記ソースと前記ドレインの間で電流を搬送するために
前記絶縁層上に形成された導電チャネル層とを含み、前記導電チャネル層がデュアル・チャネルを提供するよ
うに適合され、前記デュアル・チャネルがｐチャネルと
ｎチャネルの両方を含み、前記ｐチャネルと前記ｎチャ
ネルの一方が前記入力電圧に応答して選択的に使用可能
になる回路。
【請求項１２】前記ゲートが凹部ゲート構造を含む、請
求項１１に記載の回路。
【請求項１３】前記ソースと前記ドレインの一方が負荷
に結合され、前記ソースと前記ドレインのもう一方が交
流電圧に結合され、前記薄膜トランジスタが前記負荷の
両端間の前記交流電圧を整流する、請求項１１に記載の
回路。
【請求項１４】前記導電チャネル層がモット絶縁体材料
を含む、請求項１１に記載の回路。
【請求項１５】前記導電チャネル層が、δが約０〜約１
の間にあるＹＢａ₂Ｃｕ₃Ｏ_7-δを含む、請求項１１に記
載の回路。
【請求項１６】前記ゲート層が、ニオブでドープされた
酸化チタンストロンチウムを含む、請求項１１に記載の
回路。
【請求項１７】前記絶縁層が酸化チタンストロンチウム
を含む、請求項１１に記載の回路。
【請求項１８】前記ｐチャネルが負の入力電圧に応答し
て形成され、前記ｎチャネルが正の入力電圧に応答して
形成される、請求項１１に記載の回路。
【請求項１９】前記ｐチャネルが負の入力電圧に応答し
て正孔蓄積層を含む、請求項１１に記載の回路。
【請求項２０】前記ｎチャネルが正の入力電圧に応答し
て電子蓄積層を含む、請求項１１に記載の回路。
【請求項２１】前記薄膜トランジスタが、発光ダイオー
ドに結合され、その発光ダイオードを駆動する、請求項
１１に記載の回路。
【請求項２２】デュアル・チャネル・トランジスタを形
成するための方法であって、入力電圧を受け取るためのゲート層を設けるステップ
と、前記ゲート層上に絶縁層を付着させるステップと、前記絶縁層上にデュアル・チャネル層を形成するステッ
プであって、前記絶縁層上に銅酸層をエピタキシャル付着させ、還元環境で前記銅酸層をアニールすることによって実質
的に欠陥のない銅酸層を設け、前記デュアル・チャネル
がｐチャネルとｎチャネルの両方を含み、前記ｐチャネ
ルと前記ｎチャネルの一方が動作中に前記入力電圧に応
答して選択的に使用可能になるようにすることにより、
前記絶縁層上に前記デュアル・チャネル層を形成するス
テップと、前記導電チャネル層上にソースおよびドレイン電極を形
成するステップとを含む方法。
【請求項２３】ゲート層を設ける前記ステップが、前記
ゲート層をパターン形成して凹部ゲート構造を形成する
ステップを含む、請求項２２に記載の方法。
【請求項２４】前記銅酸層がモット絶縁体材料を含む、
請求項２２に記載の方法。
【請求項２５】前記銅酸層が、δが約０〜約１の間にあ
るＹＢａ₂Ｃｕ₃Ｏ_7-δを含む、請求項２２に記載の方
法。
【請求項２６】ゲート層を設ける前記ステップが、前記
ゲート層をドープするステップを含む、請求項２２に記
載の方法。
【請求項２７】負の入力電圧に応答して正孔蓄積層を形
成するステップをさらに含む、請求項２２に記載の方
法。
【請求項２８】正の入力電圧に応答して電子蓄積層を形
成するステップをさらに含む、請求項２２に記載の方
法。
【請求項２９】アニールする前記ステップが、約０．２
時間〜約５時間の間、約２００℃〜約５００℃の温度を
維持するステップを含む、請求項２２に記載の方法。
【請求項３０】アニールする前記ステップが、酸素内で
アニールして前記銅酸層の酸素濃度を調整するステップ
を含む、請求項２２に記載の方法。
【請求項３１】アニールする前記ステップが、真空と不
活性ガスの一方を含む還元環境でアニールするステップ
を含む、請求項２２に記載の方法。