KR20010014827A - 반도체 장치와 그 제조 방법 - Google Patents

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KR20010014827A
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효도하루오
기무라다께오
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다카노 야스아키
산요 덴키 가부시키가이샤
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Abstract

발화, 발연, 변색, 변형되지 않는 퓨즈 소자를 내장한 반도체 장치를 제공한다.
기판(21) 표면에 아일랜드부(26)와 전극부(27, 28)를 형성하고, 아일랜드부(26)에 반도체 칩(29)을 고착한다. 전극 패드와 전극부(27)와의 사이를 와이어 본딩하고, 그 다음 더욱 전극부(27, 28) 사이를 금속 세선(31)으로 접속하여 퓨즈 소자로 한다. 기판(21)에는 비어 홀(35)이 형성되어 아일랜드부(26)와 전극부(27, 28)를 각각 외부 접속 단자(33, 34, 35)로 도출한다. 기판(21)의 주위는 기둥형부(23)로 둘러싸여 오목부(24)를 형성하고, 금속 세선(31)을 수납한다. 또한 오목부(24)를 밀폐하도록 그 상부를 덮개(36)로 기밀한다. 퓨즈 소자가 밀폐된 오목부(24) 내에 수납되고, 용단부가 수지등에 접촉하지 않으므로, 발화, 발연, 변색, 변형되지 않는다.

Description

반도체 장치와 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 전자 부품에 정격 전류보다 조금 높은 전류가 흘렀을 때에 전류를 차단하는 과전류 보호 장치를 조립한 반도체 장치에 관한 것이다.
전자 기기에 있어서, 탑재한 각종 전자 부품에 과대한 전류가 흐른 경우나, 전원을 역접속한 경우 등에, 상기 전자 부품을 파괴로부터 보호하기 위한 과전류 보호 장치를 탑재하는 일이 많다. 과전류 보호 장치로서는, 상기 전자 부품이 파괴하기 직전의 전류가 흘렀을 때에 용단하는 퓨즈 소자가 일반적이고, 이전에는 유리관 내에 밀봉한 것이나, 예를 들면 실개소57-46615호에 기재된 바와 같은 수지 밀봉형의 것이 있다.
도 5는 수지 밀봉형의 과전류 보호 장치를 도시한 것이다. 쌍을 이루는 리드(l, 2)에 걸쳐 금, 은 등으로 이루어지는 금속 세선(3)을 와이어 본딩에 의해 접속하고, 주위를 불연성의 수지(4), 예를 들면 실리콘 수지등으로 몰드한 구조를 갖고 있다. 금속 세선(3)은 예를 들면 30㎛의 직경을 갖고 있고, 금속 세선(3)의 직경과 용단 전류사이에 규칙성이 있는 것을 이용하여 퓨즈 소자로 한 것이다.
그러나, 불연성이라고는 해도, 금속 세선(3)이 용단할 때의 발열에 의해, 수지(4)가 발화, 발연, 또는 변색한다고 하는 결점이 있었다. 기기를 보호해야 할 소자가 발화하면, 기기 자체에 영향을 주어, 그 신뢰성을 손실하게 된다.
또한, 최근의 휴대 전화등, 휴대성을 갖고, 또한 충전지 구동을 행하는 전자 기기에서는, 충전시에서의 전원의 역접속에도 대책을 실시할 필요가 있고, 이와 같은 경우에 과전류 보호 소자가 필수가 되지만, 종래의 소자로서는 경박단소화를 만족키지 않고, 전자 기기의 대형화를 초래한다는 결점이 있었다.
또한, 경박단소화의 흐름 속에서는, 복수의 기능을 1개의 패키지에, 특히 반도체 소자에 상기한 과전류 보호 기능을 수납하는 것이 요구되어 왔다.
본 발명은, 상술된 각 사정에 감안하여 이루어진 것으로, 서로 대향하는 제1과 제2 주요면을 갖는 기판과, 상기 기판의 제1 주요면에 고착한 반도체 칩과, 상기 제1 주요면에 고착한 퓨즈 소자와, 상기 반도체 칩과 상기 퓨즈 소자를 중공 기밀하는 덮개와, 상기 기판의 제2 주요면에 형성된 외부 접속 단자를 포함하는 것을 특징으로 하는 것이다.
도 1은 본 발명을 설명하기 위한 (a) 단면도, (b) 평면도.
도 2는 본 발명을 설명하기 위한 사시도.
도 3은 본 발명을 설명하기 위한 사시도.
도 4는 본 발명을 설명하기 위한 사시도.
도 5는 종래예를 설명하기 위한 사시도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 기판
23 : 기둥형부
24 : 오목부
27, 28 : 전극부
29 : 반도체 칩
31 : 금속 세선(퓨즈 소자)
36 : 덮개
도 1은, 본 발명의 과전류 보호 장치를 나타내는 (a) 단면도, (b) 평면도이다.
도면 중, 참조 번호(21)는 세라믹이나 유리 에폭시 등의 절연 재료로 이루어지는 기판을 나타낸다. 250∼350㎛의 판두께와, 평면에서 보아 (도 1의 (b)와 같이 관측하여) 긴 변×짧은 변이 1.5㎜×2.5㎜ 정도의 구형 형상을 갖고 있다. 기판(21)은 또한, 표면측에 제1 주요면(22a)을, 이면측에 제2 주요면(22b)을 각각 구비하고, 이들 표면은 상호 평행하게 연장한다. 참조 번호(23)는 기판(21)의 외주 근방을 높이 0.4㎜, 폭이 0.5㎜ 정도로 둘러싸도록 설치된 환형의 기둥형부이고, 기둥형부(23)에 의해 기판(21)의 중앙 부분을 오목하게 한 오목부(24)를 형성하고 있다. 기판(21)과 기둥형부(23)는, 각각 별개로 형성된 부재를 접착제(25)로 고착한 것이다. 또한, 기판(21)과 기둥형부(23)가 미리 일체화한 것이라도 좋다.
기판(21)의 제1 주요면(22a)의 표면에는 금 도금등의 도전 패턴에 의해 아일랜드부(26)와 전극부(27, 28)가 형성되어 있다. 아일랜드부(26)에는 예를 들면 쇼트 키 배리어 다이오드 등의 반도체 칩(29)이 다이본드되어 있다. 반도체 칩(29)의 표면에 형성한 전극 패드와 전극부(27)가 본딩 와이어(30)로 접속되어 있다. 전극부(27, 28) 사이에는 예를 들면 직경이 30㎛의 금속 세선(31)이 와이어 본드에 의해 고정되어 퓨즈 소자를 형성하고 있다. 금속 세선(27)은 순도 99.99%의 금선이나, 땜납의 세선 등으로 이루어지고, 전극부(27)에 첫번째로 본드가 고정되어 오목부(24) 높이로 수납되는 높이의 와이어 루프로 전극부(28)에 두번째로 본드된다. 본딩 와이어(30)의 직경에 대해, 금속 세선(31)의 직경은 작아진다.
기판(21)의 제2 주요면(22b)의 표면에는 금 도금등의 도전 패턴에 의해 외부 접속 단자(32, 33, 34)가 형성되어 있다. 또한 전극부(32, 33, 34)의 하부에는 기판(21)을 관통하는 비어 홀(35)이 설치된다. 비어 홀(35)의 내부는 텅스텐등의 도전 재료에 의해 매설되어 있고, 아일랜드부(26)를 외부 접속 단자(33)에, 전극부(27)를 외부 접속 단자(34)에, 전극부(28)를 외부 접속 단자(35)에 각각 전기적으로 접속한다. 외부 접속 단자(33, 34, 35)는, 그 단부가 기판(21)의 단부로부터 0.1∼0.2㎜ 정도 후퇴되어 있다. 또한, 본딩 와이어(30)와 금속 세선(31)은, 각각 전극부(27, 28)의 비어 홀(35)의 바로 윗쪽에 접속되어 있는 것이 바람직하다.
기둥형부(23)의 상부에는, 오목부(24) 내부를 밀폐 공간으로 하도록 판두께가 0.15∼0.25㎜ 정도의 세라믹판으로 이루어지는 덮개(36)가 접착제(37)에 의해 접착 고정되어 있다. 이에 따라 반도체 칩(29)과 금속 세선(31)은 완전히 기밀 공간 내에 수납된다. 또한, 덮개(36)측에 기둥형부(23)가 일체화된 형태라도 좋다.
상기한 반도체 장치는, 실장 기판 상의 전극 패턴에 대해 외부 접속 전극(33, 34, 35)을 대향 접착하도록 함으로써 실장된다. 반도체 칩(29)의 한쪽 전극(캐소드)은, 아일랜드부(26)와 비어 홀(35)을 통해 외부 접속 전극(33)에 도출되는, 반도체 칩(29)의 다른 전극(애노드)은, 본딩 와이어(30), 전극부(27), 금속 세선(31), 전극부(28), 비어 홀(35)을 통해 외부 접속 전극(35)에 도출된다. 금속 세선(31)의 일단은 외부 접속 단자(35)에 도출되고, 다른쪽 단은 외부 접속 단자(34)에 도출된다. 또한, 외부 접속 단자(34)를 다른 전극(애노드)의 도출 단자로서, 반도체 칩(29)과 퓨즈 소자를 개별로 회로 접속하는 것도 가능하다.
외부 접속 단자(33, 35) 사이에 정격 이상의 과전류가 흘렀을 때, 상기 과전류는 금속 세선(27)을 흘려 금속 세선(27)의 고유 저항에 의해 급격한 온도 상승을 초래한다. 이 발열에 의해, 금속 세선(27)이 용단하여 과전류에 대한 보호 기능을 다한다. 따라서 금속 세선(31)이 용단에 대해 가장 취약한 설계로 해야한다. 상기된 직경 30㎛의 금(Au)선이면, 용단 전류는 약 4A(1∼5초)가 된다. 많은 경우, 방열성과 저항의 관계로부터 전극부(34, 35)에 가까운 곳보다는, 금속 세선(31)의 한복판 근방에서 용단한다.
이 때, 용단 개소가 수지등의 다른 소재에 접하지 않으므로, 외관 상에서, 장치가 발화, 발연, 변색, 변형되지 않은 장치를 얻을 수 있다. 또한, 금속 세선(31)이 용단됨으로써, 과전류시에 단자 사이가 완전히 오픈되는 소자로 할 수 있다.
또한, 퓨즈 소자로서는, 금속 세선(31) 외에 전극부(34, 35)를 형성하는 도전 패턴의 일부를 쐐기형으로 폭을 좁게 하여 연속시킨 것이나, 폴리 실리콘 저항체를 고착하는 것 등에 의해서도 형성할 수 있다. 요는 용단 개소가 오목부(24) 내에 수납되면 된다. 또한, 오목부(24) 내부는 대기 속에서 밀폐하지만, 예를 들면 질소 분위기 등의 불연성 가스를 충전하는 것도 가능하다.
또한, 금속 세선(31)의 양끝에 외부 접속 단자(34, 35)를 설치함으로써, 이 장치가 고장난 후에, 그 고장이 반도체 칩측의 고장인지 퓨즈 소자의 용단인지를 개봉하지 않고 용이하게 구별할 수 있다.
도 2, 도 3은, 도 1의 장치를 얻기 위한 제조 방법을 설명하기 위한 도면이다. 기둥형부(23)를 기판(21)측에 고착한 예로 설명한다.
제1 공정 : 도 2의 (a) 참조
우선, 기판(21)을 준비한다. 기판(21)의 제1 주요면(22)에는 다수조의 아일랜드부(26)와 전극부(27, 28)가 묘화되어 있다. 기판(21) 상에, 메쉬의 눈부분에 각 전극부(27, 28)를 각각 노출시키는 관통 홀(40)을 설치한 제2 기판(21b)을 고착하여, 각 관통 홀(40) 부분에 오목부(24)를 형성한다. 각 오목부(24)와 그 주위를 둘러싼 제2 기판(21b)의 기둥형부(23)의 일부가 탑재부(41)를 구성하게 된다.
이와 같은 기판(21)을 준비한 후, 각 오목부(24)마다, 아일랜드부(26)에 반도체 칩(29)을 다이본드하고, 본딩 와이어(30)를 다이본드하고, 또한 전극부(27, 28) 사이에 금속 세선(31)을 와이어 본드하여 퓨즈 소자를 형성한다. 또한, 와이어 본드한 후에 제2 기판(21b)을 붙이는 순서라도 좋다. 나중에 제2 기판(21b)을 장착하는 공정으로 하면, 평판형의 기판(21)에 대해 다이본드, 와이어 본드할 수 있으므로, 흡착 컬렉트나 본딩 툴과 기둥형부(23)와의 접촉이 없어, 오목부(24)의 치수를 축소할 수 있다.
제2 공정 : 도 2의 (b) 참조
복수의 탑재부(41)에 걸친 기둥형부(23) 상에 1매의 덮개(36)를 접착하여, 각 오목부(24)를 한 장의 덮개(36)로 밀폐한다. 접착에는 에폭시계나 유리계의 접착제를 이용한다.
제3 공정 : 도 3의 (a) 참조
그리고, 기판(21) 표면에 형성한 정합 마크를 기준으로 하여, 각 탑재부(41)마다 분할한다. 분할에는 다이싱 블레이드(42)를 이용하여, 기판(21)의 이면측에 다이싱 시트를 접착하고, 기판(21)과 제2 기판(21b)을 다이싱 라인(43)을 따라 종횡으로 절단한다. 다이싱 라인(43)은, 기둥형부(23)의 중앙 부근에 위치한다. 분할한 후의 개별 장치를 도 3의 (b)에 도시하였다.
도 4는, 제조 방법의 제2 실시의 형태를 나타낸 것이다. 도 4의 (a)에 도시된 바와 같이, 다수의 탑재부(41)를 갖는 평판형 기판(21)에 반도체 칩(29)의 다이본드와 금속 세선(31)의 와이어 본드를 실시한 후, 도 4의 (b)에 도시된 바와 같이, 각 탑재부(41)에 대응하는 다수의 오목부(24)를 갖는 덮개(36)를 장착한 것이다.
이상으로 설명한 제조 방법의 제1, 제2 실시의 형태 모두, 다수개의 장치를 통합하여 제조하므로, 개개로 패키징하는 경우에 비교하여, 공정이 간소하고 또한 패키지 사이즈를 작게 할 수 있는 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 중공의 패키지 내에 퓨즈 소자를 수납함에 따라, 발화, 발연, 변색, 변형되지 않은 과전류 보호 장치를 얻을 수 있는 이점을 갖는다. 또한, 장치 외형으로부터 외부 접속 단자(28, 29)가 돌출하지 않는 구조로 했으므로, 과전류 보호 장치의 실장 면적을 대폭 저감시킬 수 있는 이점을 갖는다.
또한, 반도체 칩과 퓨즈 소자를 일체화했으므로, 전자 기기의 실장 효율을 향상할 수 있는 이점을 갖는다.
또한, 퓨즈 소자의 양끝에 외부 접속 단자(34, 35)를 설치함에 따라, 반도체 칩(29)과 퓨즈 소자를 직렬 접속하는 경우라도 병렬 접속한 경우라도 이용할 수 있는 이점을 갖는다. 또한, 양끝에 외부 접속 단자를 접속함에 따라, 고장 요인의 해석이 용이한 이점도 갖는다.
또한, 다수개의 소자를 공통의 기판으로 제조하고, 나중에 절단하여 추출하도록 제조함으로써, 제조 공정을 간소화하여, 장치 외형을 미세화할 수 있는 이점을 갖는다.

Claims (11)

  1. 서로 대향하는 제1 주요면 및 제2 주요면을 갖는 기판과, 상기 기판의 제1 주요면에 고착한 반도체 칩과, 상기 제1 주요면에 고착한 퓨즈 소자와, 상기 반도체 칩과 상기 퓨즈 소자를 중공 기밀하는 덮개와, 상기 기판의 제2 주요면에 형성된 외부 접속 단자를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 퓨즈 소자가 본딩 와이어인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 기판에 비어 홀이 설치되어, 내부의 소자와 상기 외부 접속 단자를 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 칩이 다이오드 소자인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 퓨즈 소자의 양끝에 상기 외부 접속 단자가 도출되는 것을 특징으로 하는 반도체 장치.
  6. 서로 대향하는 제1 주요면 및 제2 주요면을 갖고, 상기 제1 주요면에 다수개의 탑재부를 형성한 공통 기판을 준비하는 공정;
    상기 탑재부 각각에 반도체 소자와 퓨즈 소자를 형성하는 공정;
    상기 각 탑재부의 복수에 걸친 덮개를 고착하고, 상기 반도체 소자의 각각을 중공 밀폐하는 공정; 및
    상기 덮개와 상기 기판을 상기 탑재부마다 분리하여, 상기 반도체 소자의 각각이 중공 밀폐된 반도체 장치를 제조하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 탑재부에 오목부를 갖고 그 주위를 기둥형부가 둘러싸는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 기판이 평판형이고 격자형의 기둥형부와 관통 홀을 갖는 부재를 고착하여 상기 오목부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 덮개에 기둥형부와 오목부를 갖고, 상기 오목부를 상기 반도체 소자에 피복되도록 하여 상기 중공 밀폐하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 분할하는 공정이 다이싱 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 기둥형부의 대부분의 중앙을 다이싱하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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