KR20010005635A

KR20010005635A - 버퍼 회로를 보상하는 슬루 레이트와 임피던스에 대한 방법 및 장치

Info

Publication number: KR20010005635A
Application number: KR1019997008702A
Authority: KR
Inventors: 이이크바하르알퍼; 크레베랜드벤딕
Original assignee: 피터 엔. 데트킨; 인텔 코오퍼레이션
Priority date: 1997-03-24
Filing date: 1998-03-20
Publication date: 2001-01-15
Also published as: DE69824281T2; WO1998043352A1; EP0970564B1; CN1250557A; CN1156082C; US5898321A; EP0970564A4; AU6868998A; DE69824281D1; KR100491382B1; EP0970564A1

Abstract

집적 회로에 있는 버퍼의 임피던스와 슬루 레이트를 조정하는 방법 및 장치. 일 실시예에서, 집적 회로 버퍼는 임피던스 보상 회로를 포함하고, 드라이버 회로(405)에 연결되며 슬루 레이트 보상 회로를 포함하는 전치-드라이버 회로(403)을 포함한다. 슬루 레이트 보상 회로는 전치-드라이버 회로에 포함된 인버터 회로(443a...443c)에 대해 가상 레일에 가변 저항을 제공하기 위해 그라운드에 평행하게 연결된 n-채널 트랜지스터(431a...431c)와 전원에 평행하게 연결된 p-채널 트랜지스터(429a...429c)를 포함한다. 슬루 레이트 보상 회로는 슬루 레이트 제어 신호(N-SLEW)로 디지털적으로 제어된다. 임피던스 보상 회로는 버퍼의 출력 노드(419)로부터 그라운드로 평행하게 연결된 n-채널 트랜지스터(423a...423c)와 전원에 평행하게 연결된 p-채널 트랜지스터(421a...421C)를 포함한다. 임피던스 보상 회로의 평행하게 연결된 트랜지스터는 임피던스 제어 신호로 디지털적으로 제어된다. 전치-드라이버 회로의 각각의 레일로부터 그라운드와 전원까지의 저항은 버퍼에 의해 구동되는 데이터 신호의 슬루 레이트를 조정하기 위해 슬루 레이트 제어 신호로 제어된다. 레일은 버퍼에 의해 사용된 디바이스의 수를 감소시키기 위해 드라이버 회로의 인버터사이에 공유됨으로써, 버퍼에 의해 사용된 전력 및 회로 면적의 양을 감소시킨다.

Description

버퍼 회로를 보상하는 슬루 레이트와 임피던스에 대한 방법 및 장치{METHOD AND APPARATUS FOR SLEW RATE AND IMPEDANCE COMPENSATING BUFFER CIRCUITS}

현재의 집적 회로에서 높은 동작수행을 이루기 위해서, 예를 들면 입력/출력 버퍼와 같은 고속 버퍼 회로를 사용하는 것이 종종 필요하다. 입력/출력 버퍼에 대한 하나의 공통적인 사용은 집적 회로를 버스와 인터페이싱하는 것이다. 버스에 연결된 입력/출력 버퍼는 다른 집적 회로를 구동하는 내부 로드에 비하여 큰 외부 로드를 구동하는 것이 종종 요구된다.

집적 회로 기술이 계속하여 진보함에 따라, 집적 회로가 동작하는 주파수가 따라서 증가한다. 회로 디자이너가 속도 성능을 현대 CPU의 코어 속도에 맞출수 있는 버스를 디자인하는 것이 고려해볼만한 도전이 되어왔다. 계속하여 증가하는 CPU 코어 속도를 맞추기 위해 계속하여 버스 속도를 증가시키는데 따르는 어려움에 대한 한가지 이유는 버스에 연결된 입력/출력 버퍼가 종종 다양한 동작 조건에 걸쳐 동작해야 한다는 것이다. 예를 들면, 버퍼의 동작수행은 프로세스, 전압 및 온도 변화에 따라 상당히 변한다. 이러한 조건이 변함에 따라, 버스에 연결된 입력/출력 버퍼의 잡음과 응답 특성이 영향을 받는다. 안정한 동작동안, 집적 회로 디자이너는 입력/출력 버퍼와 같은 버퍼 회로가 조건에 있는 전위 변화를 수용하기 위해 동작하는 속도로 속도를 종종 제한해야한다.

임피던스가 보상된 입력/출력 버퍼의 사용은 집적 회로 디자이너가 다양한 변화를 수용하기 위해 사용한 종래 기술의 솔루션의 하나이다. 임피던스가 보상된 입력/출력 버퍼는 광범위한 동작 조건에 걸쳐 입력/출력 버퍼의 최적 특성을 유지하기 위한 메카니즘을 제공한다. 임피던스 보상은 입력/출력 버퍼에 연결된 라인의 라인 임피던스를 매칭하기 위해 입력/출력 버퍼의 출력 임피던스가 변경되게 한다. 결과적으로, 집적 회로 버퍼의 출력 임피던스는 잡음이 감소됨에 따라 조정될 수 있고, 따라서 프로세스, 전압과 온도 조건이 변함에 따라 동작 수행 능력이 증가한다.

버퍼 회로의 슬루 레이트는 프로세스, 전압 및 온도같은 조건에서의 변화에 영향을 받는 또 다른 특성이다. 외부적으로 한정된 버스가 점점 더 집적 회로 시스템에서 구현됨에 따라, 버퍼의 슬루 레이트 특성은 고속 응용에 있어서 점점 더 중요한 인자가 된다. 사실상, 프로세스, 전압 및 온도에서의 변화는 버퍼의 임피던스에서의 변화뿐만 아니라 슬루 레이트에서의 대응하는 변화를 초래시킬 수 있다.

버퍼 회로의 임피던스와 슬루 레이트의 중요성이 다양한 집적 회로 응용에 관련이 있고 따라서 입력/출력 버퍼에 단지 제한되는 것은 아니라는 것이 이해된다. 예를 들면, 집적 회로에 있는 전원 공급에서 관찰되는 전원 공급 울림 또는 동시의 스위칭 잡음은 또한 조건에서의 변화의 결과로써 버퍼 회로의 슬루 레이트 변화에 기인한다.

요구되는 것은 집적 회로에서 프로세스, 전압 및 온도같은 조건에서의 변화에 대하여 보상하기 위해 버퍼 회로의 슬루 레이트와 임피던스 모두를 조정하는 방법 및 장치이다. 그러한 방법 및 장치는 다양한 동작 조건에 걸쳐 버퍼 회로의 퍼포먼스를 최대화하기 위해 최소 영역을 갖는 집접 회로에서 이미 구현되었을 수도 있다.

발명의 개요

보상된 버퍼 회로를 보상하는 임피던스와 슬루 레이트에 대한 방법 및 장치가 개시된다. 일 실시예에서, 보상된 버퍼 회로는 슬루 레이트 보상 회로를 포함하는 전치-드라이버 회로를 포함한다. 전치-드라이버 회로는 데이터 신호를 수신하도록 연결되고 슬루 레이트 보상 회로는 슬루 레이트 보상 회로의 가변 저항을 제어하기 위해 슬루 레이트 제어 신호를 수신하도록 연결되어 있다. 상기 설명된 보상된 버퍼 회로는 또한 임피던스 보상 회로를 포함하는 드라이버 회로를 포함한다. 드라이버 회로는 데이터 신호를 수신하기 위해 전치-드라이버에 연결되고 임피던스 보상 회로는 임피던스 제어 신호를 수신하도록 연결된다. 드라이버 회로는 출력 노드에서 데이터 신호를 출력하도록 연결된다. 본 발명의 부가적인 특징과 이점은 아래에 설명되는 상세한 설명, 도면 및 청구 범위로부터 분명하게 될 것이다.

본 발명은 일반적으로 집적 회로 기술에 관한 것이고, 더 상세하게 본 발명은 집적 회로 버퍼에 관한 것이다.

본 발명은 예로써 설명되지만 첨부된 도면으로 제한되는 것은 아니다.

도 1은 본 발명의 교시에 따른 슬루 레이트와 임피던스가 보상된 입력/출력 버퍼의 블록도이다.

도 2는 본 발명의 교시에 따른 임피던스 보상 회로의 일 실시예를 도시하는 단순도이다.

도 3은 본 발명의 교시에 따른 슬루 레이트 보상 회로의 일 실시예를 나타낸느 단순도 및 블록도이다.

도 4는 본 발명의 교시에 따른 슬루 레이트와 임피던스가 보상된 버퍼의 일실시예의 모식도이다.

도 5는 본 발명의 교시에 따른 슬루 레이트와 임피던스가 보상된 버퍼의 또 다른 일 실시예의 모식도이다.

프로세스, 전압 및 온도같은 조건에서의 변화를 보상하기 위해 버퍼 회로의 슬루 레이트와 임피던스를 조정하는 방법 및 장치가 개시된다. 이어지는 설명에서, 본 발명의 철저한 이해를 제공하기 위해 많은 특정한 설명이 설명된다. 그러나, 본 발명의 실행에 특정한 설명이 반드시 사용될 필요가 없다는 것을 해당 분야에 통상의 지식을 갖는자에게는 분명할 것이다. 다른 예에서, 공지된 재료 또는 방법은 본 발명의 모호함을 피하기 위해 상세하게 설명되지는 않는다.

논의된 바와 같이, 임피던스 매칭과 슬루 레이트 제어는 고속과 고성능 버퍼에서는 중요한 특성이다. 프로세스, 전압 및 온도와 같은 조건에서의 변화에 기인하여, 버퍼의 임피던스와 슬루 레이트는 상당히 변할 수 있고 따라서 보상되지 않은 버퍼의 속도와 성능을 감소시킨다. 본 발명은 슬루 레이트와 임피던스의 조정이 예를 들면, 상이한 패키지, 회로 보드등과 같은 오프-칩 조건뿐만 아니라 온-칩 조건을 변화시키면서 버퍼에 연결된 외부 버스/라인의 임피던스와 슬루 레이트 요구를 매칭하게하기 위해 슬루 레이트와 임피던스 제어 신호를 수신하도록 구성된 결합된 슬루 레이트와 임피던스가 보상된 버퍼를 제공한다.

도 1은 본 발명의 교시에 따른 보상된 버퍼 회로(101)의 블록도이다. 도 1에서 도시되는 바와 같이, 버퍼 회로(101)는 데이터 신호(117)를 수신하도록 연결된 전치-드라이버 회로(103)를 포함한다. 드라이버 회로(105)는 전치-드라이버 회로(103)로부터 데이터를 수신하도록 연결되고 다음에 핀(119)에서 데이터를 출력한다.

슬루 레이트 보상 회로(107)는 전치-드라이버 회로(103)에 포함된다. 도 1에서 도시되는 바와 같이, 슬루 레이트 제어 신호(111)는 핀(119)에서 데이터 출력의 슬루 레이트를 제어하기 위해 슬루 레이트 보상 회로(107)에 의해 수신된다. 또한 도 1에서 도시되는 바와 같이, 드라이버 회로(105)는 임피던스 보상 회로(109)를 포함한다. 임피던스 제어 신호(113)는 핀(119)에서 데이터 출력의 출력 임피던스를 제어하기 위해 임피던스 보상 회로(109)에 의해 수신된다.

본 발명의 일 실시예에서, 보상된 버퍼 회로(101)는 버스(도시 생략)에 연결된 입력/출력 버퍼의 출력부에 사용된다. 슬루 레이트 제어 신호(111)와 임피던스 제어 신호(113)는 도 1에서 도시되는 바와 같이 보상 유닛(115)에 의해 발생된다. 보상 유닛(115)은 프로세스, 전압 및 온도의 변화를 보상하기 위한 공지된 기술을 사용하는 슬루 레이트 제어 신호(111)와 임피던스 제어 신호(113)를 발생하여 버퍼(101)의 슬루 레이트와 임피던스를 조정한다. 또 다른 실시예에서, 슬루 레이트 제어 신호(111)와 임피던스 제어 신호(113)는 각각 공지된 기술을 사용하는 보상 유닛(115)에 의해 발생된 복수의 디지털 신호를 포함한다. 또 다른 실시예에서, 임피던스 보상 회로(109)는 전치-드라이버 회로(103)를 통하여 임피던스 제어 신호(113)를 수신하도록 연결된다.

도 2는 본 발명의 교시에 따른 도 1의 임피던스 보상 회로(109)를 대신하여 사용될 수 있는 임피던스 보상 회로(209)의 일 실시예의 모식도이다. 도 2에 도시되는 바와 같이, 임피던스 보상 회로(209)는 핀(219)와 그라운드사이에 병렬로 연결된 복수의 n-채널 트랜지스터(223A-C)를 포함한다. 유사하게, 임피던스 보상 회로(209)는 또한 핀(219)과 V_CC사이에 병렬로 연결된 p-채널 트랜지스터(221A-C)를 포함한다. p-채널 트랜지스터(221A-C)에 대한 임피던스 제어 신호는 P-IMP〈0〉 내지 P-IMP〈N〉으로 명명된 P-IMP 신호(213A-C)로써 수신된다. 유사하게, n-채널 트랜지스터(223A-C)에 대한 임피던스 제어 신호는 N-IMP〈0〉 내지 N-IMP〈N〉으로 명명된 N-IMP 신호(213D-F)로써 수신된다. 공지된 기술을 사용하면서, 데이터(217)는 임피던스 제어 신호(223A-F)의 셋팅에 근거한 n-채널 트랜지스터(223A-C)와 p-채널 트랜지스터(221A-C)에 의해 수신된다. 일 실시예에서, 논리 AND 게이트(225A-F)는 데이터(217)가 대응하는 p-채널 트랜지스터(221A-C) 또는 n-채널 트랜지스터(223A-C)의 게이트에서 수신되는지를 결정하기 위해 대응하는 p-채널 트랜지스터(221A-C) 또는 n-채널 트랜지스터(223A-C)에 연결되어 있다.

동작에서, 핀(219)으로부터 그라운드로의 임피던스가 감소될 필요가 있다면, 더 많은 n-채널 트랜지스터(223A-C)가 임피던스 제어 신호(213D-F)로 스위치 온 될 수 있다. 역으로, 핀(219)으로부터 그라운드로의 임피던스가 증가될 필요가 있다면, 더 많은 n-채널 트랜지스터(223A-C)가 임피던스 제어 신호(213D-F)로 스위치 오프 될 수 있다. 유사하게 핀(219)으로부터 V_CC로의 임피던스가 감소될 필요가 있다면, 더 많은 p-채널 트랜지스터(221A-C)가 임피던스 제어 신호(213A-C)를 사용하여 스위치 온 될 수 있다. 역으로, 유사하게 핀(219)으로부터의 임피던스가 증가될 필요가 있다면, 더 많은 p-채널 트랜지스터(221A-C)가 임피던스 제어 신호(213A-C)를 사용하여 스위치 오프 될 수 있다. 임피던스 제어 신호(213A-F)의 셋팅에 근거하여, 임피던스 보상 회로(209)의 출력 임피던스는 따라서 조정될 수 있다. 결과적으로, 드라이버 회로(105)의 출력 임피던스는 핀(219)에 연결된 버스의 라인 임피던스를 매칭하기 위해 조정될 수 있다.

임피던스 보상 회로(209) 발명을 구비하는 드라이버 회로(105)는 핀(219)을 통하여 버스에 연결된 소스 한정 드라이버 또는 푸쉬-풀 드라이버를 형성하는 것이 이해된다. 현재 설명되는 발명에서, 임피던스 보상 회로(209)를 구비한 드라이버(105)는 핀(219)에 연결된 버스의 라인 임피던스를 매칭시킬수 있는 능력을 갖는 드라이버(105)의 소스 임피던스의 특성을 특징으로 한다.

일 실시예에서, p-채널 트랜지스터(221A-C)와 n-채널 트랜지스터(223A-C)의 저항은 동일하지 않다. 특히, p-채널 트랜지스터(221A-C)의 저항은 2진 가중될 수 있고 n-채널 트랜지스터(223A-C)의 저항은 핀(219)로부터 V_CC로 또는 공지된 기술을 사용하는 그라운드로의 저항에 있어서 폭 넓은 제어 범위를 제공하기 위해 상이한 가중치로 2진 가중될 수 있다.

또 다른 실시예에서, 하나 이상의 p-채널 트랜지스터(221A-C)와 n-채널 트랜지스터(223A-C)는 항상 인에이블 되도록 구성될 수 있다. 상기 실시예는 핀(219)과 VCC 또는 핀(219)과 그라운드사이에 제공될 수 있는 저항의 범위에 증가된 재솔루션을 제공한다. 하나 이상의 p-채널 트랜지스터(221A-C)와 n-채널 트랜지스터(223A-C)는 대응하는 P-IMP 또는 N-IMP신호가 임피던스 보상 회로(209)가 사용될 때 공지된 기술을 사용하여 항상 액티브하게 함으로써 일정하게 인에이블될 수 있다.

도 3은 본 발명의 교시에 따라 전치-드라이버 회로(103)에 포함된 슬루 레이트 보상 회로(307)의 일 실시예의 개략도이다. 도 3에 도시된 바와 같이, 슬루 레이트 보상 회로(307)는 대시 라인(305)의 왼쪽에 도시된다. 슬루 레이트 보상 회로(307)는, C_LOAD(327)에 도시된 효과적인 로드 커패시턴스를 가지며 드라이버 회로(105)(도시 생략)를 포함하는 로드를 구동한다. C_LOAD(327)는 커패시턴스가 프로세스, 전압 및 온도에 걸쳐 상대적으로 작은 변화를 가짐에 따라 프로세스, 전압 및 온도와 같은 조건에서의 변화에 걸쳐 상대적으로 고정된 상태로 있는 경향이 있다는 것이 이해된다.

본 발명의 일 실시예에서, 슬루 레이트 보상 회로는, p-채널 트랜지스터(333)와 n-채널 트랜지스터(334)를 포함하며 레일(335,337)사이에 연결된 인버터를 포함한다. 도시된 실시예에서, 레일(335)은 가상 V_CC가 되도록 구성되고 레일(337)은 가상 그라운드가 되도록 구성된다. p-채널 트랜지스터(333)와 n-채널 트랜지스터(334)의 게이트는 데이터(317)를 수신하도록 연결되고 C_LOAD(327)을 구동하는 신호를 출력한다.

도 3에 도시된 바와 같이, 슬루 레이트 보상 회로(307)는 V_CC와 레일(335)사이에 평행하게 연결된 복수의 p-채널 트랜지스터(329A-C)를 포함한다. P-SLEW〈0〉 내지 P-SLEW〈M〉 신호(311A-C)로 도시된 슬루 레이트 제어 신호(P-SLEW)는 각 p-채널 트랜지스터(329A-C)의 게이트에 연결된다. p-채널 트랜지스터(329A-C)는 P-SLEW〈M〉 신호(311A-C)에 응답하여 레일(335)과 V_CC사이에 가변 저항을 제공한다는 것이 이해된다.

슬루 레이트 보상 회로(307)는 또한 레일(337)과 그라운드 사이에 평행하게 연결된 복수의 n-채널 트랜지스터(331A-C)를 포함한다. N-SLEW〈0〉 내지 N-SLEW〈M〉 신호(311D-F)로 도시된 슬루 레이트 제어 신호(N-SLEW)부는 각 n-채널 트랜지스터(331A-C)의 게이트에 연결된다. n-채널 트랜지스터(331A-C)는 N-SLEW〈M〉 신호(311D-F)에 응답하여 레일(337)과 그라운드 사이에 가변 저항을 제공하는 것이 이해된다.

본 발명의 일 실시예에서, 슬루 레이트 제어 신호(P-SLEW, N-SLEW) 각각은 복수의 디지털 신호를 포함하고, 각각의 디지털 신호는 대응하는 p-채널 또는 n-채널 트랜지스터의 게이트를 제어한다. 동작에서, 레일(335)로부터 V_CC까지의 저항이 감소하는 것이 바람직하면, 더 많은 p-채널 트랜지스터(329A-C)가 P-SLEW 신호(311A-C)로 스위칭 온될 수 있다. 레일(335)로부터 V_CC까지의 저항이 증가되는 것이 바람직하면, 더 많은 p-채널 트랜지스터(329A-C)가 P-SLEW 신호(311A-C)로 스위칭 오프될 수 있다. 유사하게, 레일(337)로부터의 저항이 감소되는 것이 바람직하면, 더 많은 n-채널 트랜지스터(331A-C)가 N-SLEW 신호(311D-F)로 스위칭 온될 수 있다. 레일(337)로부터의 저항이 증가되는 것이 바람직하면, 더 많은 n-채널 트랜지스터(331A-C)가 N-SLEW 신호(311D-F)를 사용하여 스위칭 오프될 수 있다.

스위칭 온 또는 스위칭 오프되는 p-채널 트랜지스터(329A-C)와 n-채널 트랜지스터(331A-C)의 수가 변함에 따라, C_LOAD(327)으로부터 전원 그리고/또는 그라운드로의 저항이 따라서 변한다. 결과적으로, 저항-커패시터(RC) 시상수는 인버터(333)에 의한 어떤 신호 출력의 상승과 하강 시간을 결정하기 위해 조정될 수 있다. 따라서, 현재 설명된 버퍼의 슬루 레이트가 프로세스, 전압 및 온도와 같은 조건에서의 변화를 보상하도록 또한 조정될 수 있다.

일 실시예에서, p-채널 트랜지스터(333)와 관계된 저항은 p-채널 트랜지스터(329A-C)의 저항과 비교하면 상대적으로 작다. 유사하게, n-채널 트랜지스터(334)와 관계된 저항은 n-채널 트랜지스터(331A-C)의 저항과 비교하면 상대적으로 작다. 결과적으로, p-채널 트랜지스터(333) 또는 n-채널 트랜지스터(334)의 저항의 변화에 기인한 프로세스, 전압 및 온도와 같은 조건에서의 변화는 p-채널 트랜지스터(329A-C)와 n-채널 트랜지스터(331A-C) 각각을 통하여 C_LOAD(327)로부터 VCC 또는 그라운드로의 조합된 모든 저항에 비하면 상대적으로 중요하지 않을 것이다. 더우기, 저항 자체에서의 상기 변화는 현재 설명되는 체계로 보상될 수 있을 것이다.

도 4는 본 발명의 교시에 따라 슬루 레이트와 임피던스가 보상된 버퍼(401)의 일 실시예의 개략도이다. 일 실시예에서, 버퍼(401)는 외부적으로 한정된 버스(도시 생략)에 연결된 입력/출력 버퍼의 출력부에서 사용된다. 도 4에서 도시되는 바와 같이, 버퍼(401)는 전치-드라이버 회로(403)와 드라이버 회로(405)를 포함한다. 도시된 실시예에서, 전치-드라이버 회로(403)는 레일(435,437)사이에 연결된 복수의 인버터(433A-C)를 포함한다. 도 3을 비교하여 논의된 실시예와 유사하게, 레일(435)은 가상 전원으로써 동작하도록 구성되고 레일(437)은 가상 그라운드로써 동작하도록 구성된다. 따라서, 레일(435,437)은 복수의 인버터(433A-C)사이에 공유되는 것이 이해된다. 레일(435,437)이 인버터(433A-C)에 의해 공유됨에 따라, 버퍼(401)에서 요구되는 디바이스의 전체 숫자는 버퍼(401)를 구현하기에 요구되는 전력과 면적의 감소에 따라 감소된다.

슬루 레이트 보상 회로는 레일(437)과 그라운드사이에 평행하게 연결된 복수의 n-채널 트랜지스터(431A-C)뿐만 아니라 레일(435)와 V_CC사이에 평행하게 연결된 복수의 p-채널 트랜지스터(429A-C)를 구비한 버퍼(401)에 구현된다. 복수의 p-채널 트랜지스터(429A-C)는 P-SLEW〈0:M〉(411)로 제어되고 복수의 n-채널 트랜지스터(431A-C)는 N-SLEW〈0:M〉(441)로 제어된다.

도 4에 도시된 실시예에서, OEN(443)으로 도시된 출력 인에이블 신호는 입력/버퍼(401)에 의해 수신된다. OEN(443)은 데이터(417)가 유효할 때를 지시한다. 데이터(417)는 OEN(443)이 인에이블될 때 샘플링되고 디스에이블될 때 무시된다. 도 4에 도시된 실시예에서, 데이터(417)와 OEN(443)는 각각 복수의 인버터(433A-C)에 의해 수신된다.

부가하여, 대응하는 N-IMP〈0:N〉(439) 신호는 또한 도 4에 도시된 대응하는 복수의 인버터(433A-C)중의 각각의 하나에 의해 수신된다. 공지된 기술을 사용하여, 데이터(417), OEN(443) 및 대응하는 N-IMP〈0:N〉(439) 신호는 논리(445-C)를 통하여 복수의 인버터(433A-C)의 각각의 p-채널 트랜지스터에 의해 수신되어 데이터(417)는 단지 OEN(443)과 대응하는 N-IMP〈0:N〉(439) 신호가 인에이블될 때 수신된다. 유사하게, 복수의 인버터(433A-C)의 n-채널 트랜지스터는 대응하는 N-IMP〈0:N〉(439) 신호뿐만 아니라 OEN(443)이 단지 인에이블될 때 공지된 기술을 사용하는 논리(447A-C)를 통하여 데이터(417)를 수신한다.

도 4에 도시되는 바와 같이, 복수의 인버터(433A-C) 각각은 드라이버 회로(405)의 임피던스 보상 회로의 복수의 n-채널 트랜지스터(423A-C)중의 대응하는 하나에 연결된 출력을 갖는다. 도 2를 비교하여 논의된 바와 같이, 드라이버 회로(405)의 임피던스 보상 회로는 핀(419)과 그라운드 사이에 평행하게 연결된 복수의 n-채널 트랜지스터(423A-C)를 포함한다. 임피던스 보상 회로는 또한 핀(419)과 V_CC사이에 평행하게 연결된 복수의 p-채널 트랜지스터(421A-C)를 포함한다.

도 4에 도시되는 바와 같이, 복수의 p-채널 트랜지스터(421A-C) 각각은 데이터(417), OEN(443) 및 공지된 기술을 사용하는 대응하는 P-IMP〈0:N〉(413)신호중의 하나를 논리(449A-C)를 통하여 수신하도록 연결된다. 따라서, 데이터(417)는 OEN(443)과 대응하는 P-IMP〈0:N〉(413)신호중의 하나가 인에이블될 때 복수의 p-채널 트랜지스터(421A-C)중의 각각의 하나에 의해 수신된다.

본 발명의 또 다른 실시예에서, p-채널 트랜지스터(429A-C)를 제어하는 동일한 보상 제어 신호는, n-채널 트랜지스터(431A-C)를 제어하는 보상 신호가 n-채널 트랜지스터(423A-C)를 제어하기 위해 사용되는 반면, p-채널 트랜지스터(421A-C)를 제어하기 위해 사용될 수 있다. 또 다른 실시예에서, p-채널 트랜지스터(429A-C)를 제어하는 동일한 보상 제어 신호는, p-채널 트랜지스터(421A-C)를 제어하는 보상 신호가 n-채널 트랜지스터(423A-C)를 제어하기 위해 사용되는 반면, n-채널 트랜지스터(431A-C)를 제어하기 위해 사용될 수 있다. 설명된 바와 같이 다양한 트랜지스터를 제어하기 위해 동일한 보상 제어 신호를 사용함으로써, 회로 영역과 전력 모두 절약된다.

도 4에 도시된 버퍼(401)의 일 실시예는 핀(419)에 연결된 외부적으로 한정된 버스에 연결되도록 구성될 수 있다. 사실상, 해당분야에서 공지되는 바와 같이, 외부적으로 한정된 버스는 V_TERM또는 V_DD(도시 생략)로 풀업 한정 저항을 포함할 수 있고, 그렇게 함으로써 슬루 레이트 보상 신호가 복수의 p-채널 트랜지스터(421A-C)에 연결되도록 할 필요성을 감소시킨다. 즉, 복수의 n-채널 트랜지스터(423A-C)를 통하여 그라운드로 풀다운된 신호의 상승과 하강시간을 제어함으로써, 슬루 레이트 제어는 현재에 설명된 발명으로 실현된다. 부가하여, 임피던스 제어는 복수의 n-채널 트랜지스터(423A-C)와 복수의 p-채널 트랜지스터(421A-C)를 통하여 현재에 설명된 발명으로 실현된다.

도 5는 슬루 레이트와 임피던스가 보상된 버퍼(501)의 또 다른 실시예의 개략도이다. 일 실시예에서, 버퍼(501)는 외부적으로 한정되지 않은 버스(도시 생략)에 연결된 입력/출력 버퍼의 출력부에 사용된다. 버퍼(501)는 전치-드라이버와 드라이버 회로(505)를 포함한다. 도 4를 참조하여 설명된 버퍼(401)와 유사하게, 버퍼(501)의 사전- 드라이버 회로(503)는 복수의 인버터(533A-C)를 포함하며, 각각의 인버터는 복수의 n-채널 트랜지스터(523A-C)중의 대응하는 하나에 연결된다. n-채널 트랜지스터(523A-C)는 핀(519)과 그라운드사이에 평행하게 연결된다. 도 4의 버퍼(401)와 다르게, 도 5의 전치-드라이버 회로(503)는 또 다른 복수의 인버터(533D-F)를 포함하며, 각각의 인버터는 대응하는 복수의 p-채널 트랜지스터(521A-C)중의 하나의 게이트에 연결된 출력을 갖는다. p-채널 트랜지스터(521A-C)는 V_CC와 핀(519)사이에 평행하게 연결된다.

더우기, 도 5에 도시되는 바와 같이, 복수의 인버터(533A-C)는 레일(535)과 그라운드 사이에 연결된다. 복수의 인버터(533D-F)는 V_CC와 레일(537) 사이에 연결된다. 레일(535)은 가상 V_CC로써 동작하도록 구성되고 레일(537)은 가상 그라운드로써 동작하도록 구성된다. 평행하게 연결된 복수의 n-채널 트랜지스터(531A-C)가 레일(537)과 그라운드사이의 저항을 변화시키기 위해 구성된 반면에, 평행하게 연결된 복수의 p-채널 트랜지스터(529A-C)는 레일(535)과 V_CC사이의 저항을 변화시키기 위해 구성된다. 도 5에 도시되는 바와 같이, 복수의 n-채널 트랜지스터(531A-C)가 N-SLEW〈0:M〉(541)로 제어되는 반면에, 복수의 p-채널 트랜지스터(529A-C)는 P-SLEW〈0:M〉(511)로 제어된다.

또한 도 5에 도시되는 바와 같이, 복수의 인버터(533D-F)는 논리(545D-F,547D-F)를 통하여 데이터(517), OEN(543)으로 도시된 출력 인에이블 신호 및 공지된 기술을 사용하는 대응하는 P-IMP〈0:N〉 신호(513)중의 하나를 수신하도록 연결된다. 결과적으로, 인버터(533D-F)의 p-채널 트랜지스터는 대응하는 신호(P-IMP〈0:N〉(513)중의 하나뿐만 아니라 OEN(543)이 단지 인에이블될 때 논리(545D-F)를 통하여 데이터(517)를 수신한다. 유사하게, 인버터(533D-F)의 n-채널 트랜지스터는 대응하는 신호(P-IMP〈0:N〉)중의 하나뿐만 아니라 OEN(543)이 단지 인에이블될 때 논리(547D-F)를 통하여 데이터(517)를 수신한다.

따라서, 현재 설명된 버퍼(501)에서, 핀(519)에서 발생된 출력 신호가 로우 논리 레벨로부터 하이 논리 레벨로 상승하는 때의 슬루 레이트는 스위칭 온된 평행하게 연결된 n-채널 트랜지스터(531A-C)의 수를 제어함으로써 제어된다. 역으로, 출력 신호가 하이 논리 레벨로부터 로우 논리 레벨로 하강하는 때의 슬루 레이트는 스위칭 온된 평행하게 연결된 p-채널 트랜지스터(529A-C)의 수를 제어함으로써 제어된다. 핀(519)으로부터 V_CC로의 버퍼(501)의 출력 임피던스는 스위칭 온된 평행하게 연결된 p-채널 트랜지스터(521A-C)의 수를 제어함으로써 제어되고, 핀(519)으로부터 그라운드로의 버퍼(501)의 출력 임피던스는 스위칭 온된 평행하게 연결된 n-채널 트랜지스터(523A-C)의 수를 제어함으로써 제어된다. 일 실시예에서, p-채널 트랜지스터(521A-C)와 n-채널 트랜지스터(523A-C)는 2진 가중된다. 또 다른 실시예에서, p-채널 트랜지스터(521A-C)와 n-채널 트랜지스터(523A-C)는 동일하게 가중된다.

도 4와 5에 도시된 실시예 모두 레일(435,437,535 및 537)을 사용하고, 각각 전치-드라이버 회로(403,503)에 있는 복수의 인버터사이에 공유된다. 설명되는 바와 같이, 전치-드라이버 회로(403,503)는 각각 대응하는 드라이버 회로(405,505)에 있는 전원 또는 그라운드로 평행하게 연결된 트랜지스터의 게이트를 구동하기 위해 사용된다. 설명된 바와 같이 레일을 공유함으로써, 현재 설명되는 버퍼에 사용되는 디바이스의 개수가 감소되는 것이 이해된다. 또 다른 실시예에서, 레일(435,437,535 및 537)은 선형성을 향상하기 위해 각각의 인버터(433A-C 또는 533A-F)에 대해 반복될 수 있다. 트레이드-오프는 부가적인 회로 영역과 전원이 결과적으로 소모될 것이란 것이다.

따라서, 상기에 설명된 것은 프로세스, 전압 및 온도와 같은 조건에서의 변화를 보상하기 위해 집적 회로에 있는 버퍼의 슬루 레이트와 임피던스를 조정하는 방법 및 장치에 관한 것이다. 현재 설명된 보상 회로에서, 입력/출력 버퍼와 같은 직접 회로 버퍼는 오프-칩뿐만 아니라 온-칩 조건의 폭 넓은 변화에 걸쳐 입력/출력 버퍼에 연결된 라인의 라인 임피던스와 매칭된 출력 임피던스를 가질 수 있다. 부가하여, 현재 설명된 버퍼는 조건의 범위에 걸쳐 버퍼의 슬루 레이트의 조정을 가능하게 한다. 더우기, 현재 설명된 버퍼는 감소된 디바이스 개수를 사용함으로써 현재 설명된 입력/출력 버퍼에 의해 소모된 회로 면적과 전력의 양을 감소시킨다.

전술한 상세한 설명에서, 본 발명의 방법 및 장치는 그것의 특정한 예시적 실시예를 참조하여 설명되었다. 그러나, 본 발명의 사상과 범위를 벗어나지 않고 다양한 수정과 변화를 행할 수 있다는 것은 분명하다. 따라서 본 명세서와 도면은 제한적이기 보다는 예시적으로 간주된다.

Claims

슬루 레이트 보상 회로의 가변 저항을 제어하기 위해 슬루 레이트 제어 신호를 수신하도록 연결된 슬루 레이트 보상 회로를 포함하며, 데이터 신호를 수신하도록 연결된 전치-드라이버 회로; 및

임피던스 제어 신호를 수신하도록 연결된 임피던스 보상 회로를 포함하며, 데이터 신호를 수신하기 위해 전치-드라이버 회로에 연결되고, 출력 노드에서 데이터 신호를 출력하기 위해 연결된 드라이버 회로;를 포함하는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 보상된 버퍼 회로의 출력 임피던스는 임피던스 제어 신호에 응답하여 변하는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 드라이버 회로에 의해 전송된 데이터 신호의 슬루 레이트는 슬루 레이트 제어 신호에 응답하여 변하는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 슬루 레이트 제어 신호와 임피던스 제어 신호를 발생시키도록 연결된 보상 유닛을 더 포함하는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 임피던스 보상 회로는,

출력 노드와 제 1 전위 사이에 평행하게 연결되며, 임피던스 제어 신호에 응답하여 출력 노드와 제 1 전위 사이에 보상된 버퍼 회로의 출력 임피던스를 변화시키는 복수의 제 1 트랜지스터; 및

출력 노드와 제 2 전위 사이에 평행하게 연결되며, 임피던스 제어 신호에 응답하여 출력 노드와 제 2 전위 사이에 보상된 버퍼 회로의 출력 임피던스를 변화시키는 복수의 제 2 트랜지스터;를 포함하는 것을 특징으로 하는 보상된 버퍼 회로.
제 5 항에 있어서, 전치-드라이버 회로는 제 1 과 제 2의 레일사이에 연결된 복수의 제 3 인버터 회로를 포함하며, 복수의 제 3 인버터중의 각각의 하나는 데이터 신호를 수신하기 위해 연결되고 복수의 제 1 트랜지스터중의 대응하는 하나의 게이트에 연결되어 출력을 발생하는 것을 특징으로 하는 보상된 버퍼 회로.
제 6 항에 있어서, 슬루 레이트 보상 회로는,

제 1 레일과 제 1 전위 사이에 평행하게 연결된 복수의 제 4 트랜지스터; 및

제 2 레일과 제 2 전위 사이에 평행하게 연결된 복수의 제 5 트랜지스터;를 포함하며, 상기 복수의 제 4 와 제 5 트랜지스터가 슬루 레이트 제어 신호에 응답하여 드라이버 회로에 의해 전송된 데이터 신호의 슬루 레이트를 변화시키도록 슬루 레이트 제어 신호에 연결되는 것을 특징으로 하는 보상된 버퍼 회로.
제 5 항에 있어서, 전치-드라이버 회로는,

제 2 레일과 제 1 전위 사이에 각각 데이터 신호를 수신하도록 연결되고, 각각 대응하는 복수의 제 1 트랜지스터중의 하나의 게이트에 연결되어 출력을 발생하는 복수의 제 3 인버터 회로; 및

제 1 레일과 제 2 전위 사이에 각각 데이터 신호를 수신하도록 연결되고, 각각 대응하는 복수의 제 2 트랜지스터중의 하나의 게이트에 연결되어 출력을 발생하는 복수의 제 6 인버터 회로;를 포함하는 것을 특징으로 하는 보상된 버퍼 회로.
제 8 항에 있어서, 슬루 레이트 보상 회로는,

제 1 레일과 제 1 전위사이에 평행하게 연결된 복수의 제 4 트랜지스터; 및

제 2 레일과 제 2 전위 사이에 평행하게 연결된 복수의 제 5 트랜지스터;를 포함하며, 상기 복수의 제 4 와 제 5 트랜지스터가 슬루 레이트 제어 신호에 응답하여 드라이버 회로에 의해 전송된 데이터 신호의 슬루 레이트를 변화시키도록 슬루 레이트 제어 신호에 연결되는 것을 특징으로 하는 보상된 버퍼 회로.
제 5 항에 있어서, 전치-드라이버 회로는 복수의 제 3 인버터중의 각각의 하나가 데이터 신호를 수신하도록 연결되고, 대응하는 복수의 제 1 트랜지스터중의 하나의 게이트에 연결되어 출력을 발생하도록 하는 복수의 제 3 인버터회로를 포함하는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 슬루 레이트와 임피던스 제어 신호는 보상 유닛에 의해 발생되는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 보상된 버퍼 회로는 출력 인에이블 신호를 수신하도록 더 연결되고, 드라이버 회로는 출력 인에이블 신호에 응답하여 데이터 신호를 출력하는 것을 특징으로 하는 보상된 버퍼 회로.
제 1 항에 있어서, 보상된 버퍼 회로는 보상된 입력/출력 버퍼인 것을 특징으로 하는 보상된 버퍼 회로.
집적 회로의 입력/출력 노드에서 발생된 데이터 신호를 버퍼링하는 방법에 있어서,

전치-드라이버 회로로 데이터 신호를 수신하는 단계;

전치-드라이버 회로와, 데이터 신호의 슬루 레이트를 제어하기 위해 전치-드라이버 회로의 출력에 연결된 드라이버 회로 사이의 저항-커패시터(RC) 시상수를 변경하기 위해 전치-드라이버 회로의 가변 저항을 변경시키는 단계;

전치-드라이버 회로로부터 드라이버 회로로 데이터 신호를 수신하는 단계;

드라이버 회로의 출력 임피던스가 출력 노드에 연결된 라인의 라인 임피던스를 매칭하도록 드라이버 회로의 출력 임피던스를 변경시키는 단계;를 포함하는 것을 특징으로 하는 방법.
제 14 항에 있어서, 슬루 레이트 제어 신호를 발생시키는 부가적인 단계를 포함하며, 상기 RC 시상수를 변경시키는 단계는 슬루 레이트 제어 신호에 응답하여 수행되는 것을 특징으로 하는 방법.
제 14 항에 있어서, 임피던스 제어 신호를 발생시키는 부가적인 단계를 포함하며, 상기 출력 임피던스를 변경시키는 단계는 상기 임피던스 제어 신호에 응답하여 수행되는 것을 특징으로 하는 방법.
데이터 신호를 수신하고 전송하는 전치-드라이버 수단;

슬루 레이트 보상 수단의 가변 저항을 제어하는 슬루 레이트 보상 신호에 응답하여 데이터 신호의 슬루 레이트를 제어하기 위해 전치-드라이버에 포함된 슬루 레이트 보상 수단;

데이터 신호를 수신하고 전송하기 위해 전치-드라이버 수단에 연결된 드라이버 수단; 및

임피던스 제어 신호에 응답하여 입력/출력 버퍼 회로의 출력 임피던스를 제어하기 위해 드라이버 수단에 포함된 임피던스 보상 수단;을 포함하는 것을 특징으로 하는 입력/출력 버퍼 회로.
제 17 항에 있어서, 슬루 레이트 보상 수단에 연결되어 슬루 레이트 보상 신호를 발생하는 수단; 및 임피던스 보상 수단에 연결되어 임피던스 제어 신호를 발생하는 수단;을 더 포함하는 것을 특징으로 하는 입력/출력 버퍼 회로.