KR20010002922A - 고속 위상검출기를 이용한 디지털 위상동기루프 - Google Patents

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KR20010002922A
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Abstract

본 발명의 목적은, 디지털 신호처리에 의한 위상동기루프에 있어서, 입력신호와 궤환되는 신호의 위상차를 검출하는 회로를 하드웨어로 구현함으로써, CPU의 부하를 저감시키고, 고속으로 신호처리를 함으로써 빠른 제어를 수행하도록 하는 데에 있다.
본 발명의 구성은, 레퍼런스 타이밍 시그널(SIGrt)을 수신하여 위상차의 기준이 되는 4KHz의 기준 클럭신호(Fr)로 분주하여 출력하는 레퍼런스 타이밍 수신부(10); 상기 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)를 입력받아, 입력되는 비교 클럭신호를 이용하여 카운트함으로써 위상차를 검출하여 양자화된 위상차신호를 출력하는 위상검출부(11); 상기 위상검출부(11)로부터 출력되는 위상차 검출신호를 입력받아 인터럽트 방식으로 벗어난 위상차만큼 평균하고 16비트로 정규화하여 전압 제어신호를 출력하는 제어부(12); 상기 제어부(12)로부터 출력되는 전압 제어신호를 입력받아 아날로그 전압신호로 출력하는 디지털-아날로그 변환기(13); 상기 디지털-아날로그 변환기(13)로부터 출력되는 전압에 따라 해당하는 주파수의 시스템 클럭신호를 발생하는 전압제어 발진기(14); 상기 전압제어 발진기(14)의 출력신호를 입력받아 일정한 주파수 범위로 분주하여 25.92MHz의 비교 클럭신호(Fv)를 생성하여 상기 위상검출부(11)로 출력하는 분주기(15)로 이루어진다.

Description

고속 위상검출기를 이용한 디지털 위상동기루프{Digital Phase-Locked Loop Using High-speed Phase Comparator}
본 발명은 고속 위상검출기를 이용한 디지털 위상동기루프에 관한 것으로서, 더 상세하게 말하자면, 디지털 신호처리에 의한 위상동기루프에 있어서, 입력신호와 궤환되는 신호의 위상차를 검출하는 회로를 하드웨어(hardware)로 구현함으로써, 고속으로 신호처리를 할 수 있는 고속 위상검출기를 이용한 디지털 위상동기루프에 관한 것이다.
디지털 위상동기루프는 원하는 주파수의 디지털 클럭신호를 위상을 정합하여 출력하는 장치로, 통신시스템의 각종 요소에 사용되는 시스템 클럭신호를 생성하는 데에 주로 사용된다.
이하, 첨부된 도면을 참조하여, 종래 기술의 디지털 위상동기루프를 설명하기로 한다.
도 1에 도시되어 있듯이, 종래 기술에 의한 디지털 위상동기루프의 구성은,
레퍼런스 타이밍 시그널(reference timing signal, SIGrt)을 수신하여 위상차의 기준이 되는 4킬로헤르츠(kilo-hertz, 이하 'KHz'로 표기함)의 기준 클럭신호(Fr)로 분주하여 출력하는 레퍼런스 타이밍 수신부(1)와,
상기 레퍼런스 타이밍 수신부(1)로부터 출력되는 기준 클럭신호(Fr)를 입력받아, 입력되는 비교 클럭신호(Fv)와의 위상차를 검출하여 표본화하고 카운트(count)하며 양자화하여 그에 따른 위상차신호(PD)를 출력하는 위상차 검출기(2)와,
상기 위상차 검출기(2)로부터 출력되는 위상차신호(PD)를 입력받아, 한 샘플당 2바이트(byte)씩의 위상차 데이터(Dt)로 저장하였다가 출력하는 듀얼 포트 메모리(dual port memory, 3)와,
상기 듀얼 포트 메모리(3)로부터 출력되는 위상차 데이터(Dt)를 폴링(polling) 방식에 의하여 입력받아 평균하고 16비트로 정규화하여 전압 제어신호(Ct)를 출력하는 중앙처리장치(CPU; Central Process Unit, 이하 'CPU'로 표기함, 4)와,
상기 CPU(4)로부터 출력되는 전압 제어신호(Ct)를 입력받아 아날로그 전압신호로 출력하는 디지털-아날로그 변환기(digital-analog converter, 5)와,
상기 디지털-아날로그 변환기(5)로부터 출력되는 전압에 따라 해당하는 주파수의 시스템 클럭(SYSCK)을 발생하는 전압제어 발진기(6)와,
상기 전압제어 발진기(6)의 출력신호를 입력받아 일정한 주파수 범위로 분주하여 비교 클럭신호(Fv)를 생성하여 상기 위상차 검출기(2)로 출력하는 분주기(7)로 이루어진다.
상기와 같이 이루어진 종래 기술의 동작은 다음과 같다.
레퍼런스 타이밍 수신부(1)는 디에스1이(DS1E)신호 또는 에스티엠(STM)-1 광신호 등의 레퍼런스 타이밍 시그널(SIGrt)을 수신하여 위상차의 기준이 되는 4KHz의 기준 클럭신호(Fr)로 분주하여 출력하며, 도 2에서 (b)와 같은 신호이다.
그리고, 분주기(7)는 전압제어 발진기(6)로부터 출력되는 시스템 클럭신호(SYSCK)를 입력받아 8KHz 주파수대의 신호로 분주하여 비교 클럭신호(Fv)를 생성하여 출력하며, 도 2에서 (a)와 같은 신호가 된다.
위상차 검출기(2)는 상기 레퍼런스 타이밍 수신부(1)로부터 출력되는 4KHz의 기준 클럭신호(Fr)를 입력받아, 상기 분주기(7)로부터 비교 클럭신호(Fv)와의 위상차를 검출하여, 그 값을 표본화하고, 카운트한 후, 양자화함으로써, 디지털의 위상차신호(PD)를 생성하여 출력하며, 도 2에서 (c)와 같은 신호가 된다.
듀얼 포트 메모리(3)는 상기 위상차 검출기(2)로부터 출력되는 양자화된 위상차신호(PD)를 입력받아, 한 샘플당 2바이트(byte)씩의 위상차 데이터(Dt)로 저장하였다가 출력하며, 도 2에서 (d)와 같은 신호가 된다.
CPU(4)는 상기 듀얼 포트 메모리(3)로부터 출력되는 위상차 데이터(Dt)를 폴링 방식(순차 순행)에 의하여 입력받아 평균하고, 디지털-아날로그 변환기(5)에서 처리할 수 있는 16비트의 신호로 정규화하여, 64밀리초(milli-second)마다 전압 제어신호(Ct)를 출력하며, 도 2에서 (e)와 같은 신호가 된다.
디지털-아날로그 변환기(5)는 상기 CPU(4)로부터 출력되는 전압 제어신호(Ct)를 입력받아 아날로그 전압신호로 출력한다.
전압제어 발진기(6)는 전압의 강약(0∼10볼트)으로 제어되는 오실레이터(Oscillator)로서, 상기 디지털-아날로그 변환기(5)로부터 출력되는 전압에 따라 51.84MHz를 기준으로 해당하는 주파수의 시스템 클럭신호(SYSCK)를 생성하여 출력한다.
그리고, 상기 전압제어 발진기(6)로부터 출력되는 시스템 클럭신호(SYSCK)는 다시 분주기(7)로 입력되어, 다음 신호 처리에 사용된다.
상기와 같이 함으로써, 원하는 주파수의 시스템 클럭신호(SYSCK)를 생성할 수 있다.
그런데, 상기와 같이 동작하는 종래 기술의 디지털 위상동기루프는 상기 CPU(4)에서 폴링 방식에 의한 실수(floating point) 연산 처리를 통하여 전압 제어신호(Ct)를 생성하므로, CPU(4)에 과부하가 걸리게 되는 문제점이 있다.
그에 따라, 상기와 같은 종래 기술은 디지털-아날로그 변환기(5)를 64밀리초 이내에 제어가 불가능하며, 그에 따라 일정한 시간의 제어속도를 규정하고 있는 국제 규격(ITU-T G.813)의 원더(wander) 특성을 만족하지 못하는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 디지털 신호처리에 의한 위상동기루프에 있어서, 입력신호와 궤환되는 신호의 위상차를 검출하는 회로를 하드웨어로 구현함으로써, CPU의 부하를 저감시키고, 고속으로 신호처리를 하고 빠른 제어를 수행함으로써 국제규격을 만족시킬 수 있는 고속 위상검출기를 이용한 디지털 위상동기루프를 제공하는 데에 있다.
도 1은 종래 기술에 의한 디지털 위상동기루프를 적용한 블럭도,
도 2는 도 1에서 각 부분의 신호파형도이고,
도 3은 본 발명의 실시예에 따른 고속 위상검출기를 이용한 디지털 위상동기루프를 적용한 블럭도,
도 4는 도 3에서 위상검출기를 적용한 상세회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 레퍼런스 타이밍 수신부 11 : 위상검출부
12 : 제어부 13 : 디지털-아날로그 변환기
14 : 전압제어 발진기 15 : 분주기
50 : 계수부 51 : 리셋신호 생성부
60 : 위상차 출력부 61 : 출력신호 생성부
70 : 제어값 생성부 71 : 가산기
상기 목적을 달성하기 위한 본 발명의 구성은 다음과 같이 이루어진다.
디지털 신호처리에 의한 위상동기루프에 있어서,
기준 클럭신호를 입력받아, 입력되는 비교 클럭신호를 이용하여 카운트함으로써 위상차를 검출하여 양자화된 위상차신호를 출력하는 위상차 검출수단;
상기 위상차 검출수단으로부터 출력되는 위상차 검출신호를 입력받아 인터럽트 방식으로 벗어난 위상차만큼 평균하고 16비트로 정규화하여 전압 제어신호를 출력하는 제어수단;
상기 제어수단으로부터 출력되는 전압 제어신호를 입력받아 아날로그 전압신호로 출력하는 디지털-아날로그 변환수단;
상기 디지털-아날로그 변환수단으로부터 출력되는 전압에 따라 해당하는 주파수의 시스템 클럭신호를 발생하는 전압제어 발진수단;
상기 전압제어 발진수단의 출력신호를 입력받아 일정한 주파수 범위로 분주하여 비교 클럭신호를 생성하여 상기 위상차 검출수단으로 출력하는 분주수단을 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3, 도 4에 도시되어 있듯이, 본 발명의 실시예에 의한 고속 위상검출기를 이용한 디지털 위상동기루프의 구성은 다음과 같이 이루어진다.
레퍼런스 타이밍 시그널(SIGrt)을 수신하여 위상차의 기준이 되는 4KHz의 기준 클럭신호(Fr)로 분주하여 출력하는 레퍼런스 타이밍 수신부(10);
상기 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)를 입력받아, 입력되는 비교 클럭신호를 이용하여 카운트함으로써 위상차를 검출하여 양자화된 위상차신호를 출력하는 위상검출부(11);
상기 위상검출부(11)로부터 출력되는 위상차 검출신호를 입력받아 인터럽트 방식으로 벗어난 위상차만큼 평균하고 16비트로 정규화하여 전압 제어신호를 출력하는 제어부(12);
상기 제어부(12)로부터 출력되는 전압 제어신호를 입력받아 아날로그 전압신호로 출력하는 디지털-아날로그 변환기(13);
상기 디지털-아날로그 변환기(13)로부터 출력되는 전압에 따라 해당하는 주파수의 시스템 클럭신호를 발생하는 전압제어 발진기(14);
상기 전압제어 발진기(14)의 출력신호를 입력받아 일정한 주파수 범위로 분주하여 25.92MHz의 비교 클럭신호(Fv)를 생성하여 상기 위상검출부(11)로 출력하는 분주기(15)를 포함하여 이루어진다.
상기 위상검출부(11)의 구성은,
상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)를 일정한 범위 이내에서 카운트하여 그 카운트값(P[0:7])을 출력하는 계수부(50);
상기 계수부(50)로부터 출력되는 비교 클럭신호(Fv)의 카운트값(P[0:7])을 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)의 한 주기마다 검출하여 위상차값(ADDINA)을 출력하는 위상차 출력부(60);
상기 위상차 출력부(60)로부터 출력되는 위상차값(ADDINA)을 입력받아 일정횟수 덧셈하여 출력하는 제어값 생성부(70)를 포함하여 이루어진다.
상기 계수부(50)의 구성은,
카운트값(P[0:7])이 2진수 '01010001'(16진수 '51')이 되면 그에 따른 리셋신호를 출력하는 리셋신호 생성부(51)와,
상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)를 카운트하여, 카운트값의 하위비트 4비트를 생성하며, 상기 리셋신호 생성부(51)로부터 출력되는 리셋신호에 따라 계수 초기화되어 2진수 '0000'부터 다시 카운트하는 제1카운터(CNT55)와,
상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)를 카운트하여, 카운트값의 상위비트 4비트를 생성하며, 상기 리셋신호 생성부(51)로부터 출력되는 리셋신호에 따라 계수 초기화되어 2진수 '1101'부터 다시 카운트하는 제2카운터(CNT56)를 포함하여 이루어진다.
상기 리셋신호 생성부(51)의 구성은,
카운트값 상위비트(P7∼P4)의 값이 2진수 '0101'일 때 하이의 논리값을 출력하는 제1앤드게이트(AND52)와, 카운트값 하위비트(P3∼P0)의 값이 2진수 '0001'일 때 하이의 논리값을 출력하는 제2앤드게이트(AND53)와, 상기 제1앤드게이트(AND52)와 제2앤드게이트(AND53)의 출력신호가 입력단자로 연결되고 출력단자가 상기 제1카운터(CNT55) 및 제2카운터(CNT56)의 로드단자(LD)로 연결되는 난드게이트(NAND54)를 포함하여 이루어진다.
상기 위상차 출력부(60)의 구성은,
상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)에 따라 동작하여 상기 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)의 1주기마다 해당하는 이벤트신호(EVENT1)를 생성하여 출력하는 출력신호 생성부(61)와, 상기 비교 클럭신호(Fv)에 따라 동작하여, 상기 출력신호 생성부(61)로부터 출력되는 이벤트신호(EVENT1)가 하이로 인가될 때의 상기 계수부(50)로부터 출력되는 카운트값(P[7:0]을 검출하여 위상차값(ADDINA)으로 하여 상기 제어값 생성부(70)로 출력하는 제3디플립플롭(D-flipflop, DF65)을 포함하여 이루어진다.
상기 출력신호 생성부(61)의 구성은,
비교 클럭신호(Fv)가 클럭단자로 입력되고 기준 클럭신호(Fr)가 입력단자로 입력되는 제1디플립플롭(DF62)과, 비교 클럭신호(Fv)가 클럭단자로 입력되고 상기 제1디플립플롭(DF63)의 출력단자가 입력단자로 입력되는 제2디플립플롭(DF63)과, 상기 제1디플립플롭(DF62)의 출력신호가 제1입력단자로 입력되고 상기 제2디플립플롭(DF63)의 출력신호가 반전되어 제2입력단자로 입력되는 제4앤드게이트(AND64)를 포함하여 이루어진다.
상기 제어값 생성부(70)의 구성은,
상기 위상차 출력부(60)로부터 출력되는 위상차값(ADDINA)을 입력받아 궤환 입력되는 직전의 가산 위상차값(ADDINB)과 더하여 출력하는 가산기(71)와, 상기 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)를 십진수 '0'부터 '16'까지 순환 카운트하여 그 값이 십진수 '16'이 될 때마다 논리값 하이의 출력제어신호(D4K)를 출력하는 제3카운터(CNT72)와, 상기 가산기(71)로부터 출력되는 신호와 상기 리셋신호(D4K_RST)를 입력받아 논리곱 연산하여 출력하는 제5앤드게이트(AND73)와, 비교 클럭신호(Fv)가 클럭단자로 입력되고 상기 제5앤드게이트(AND73)의 출력신호가 입력단자로 입력되는 제4디플롭플롭(DF74)과, 비교 클럭신호(Fv)가 클럭단자로 입력되고 상기 제4플립플롭(DF74)의 출력신호가 입력단자로 입력되고 상기 제3카운터(CNT72)로부터 출력되는 출력제어신호(D4K)에 따라 기동하는 제5디플롭플롭(DF75)을 포함하여 이루어진다.
상기와 같이 이루어진 본 발명의 실시예의 동작은 다음과 같다.
레퍼런스 타이밍 수신부(10)는 레퍼런스 타이밍 시그널(SIGrt)을 수신하여 위상차의 기준이 되는 4KHz의 기준 클럭신호(Fr)로 분주하여 출력한다.
분주기(15)는 전압제어 발진기(14)로부터 출력되는 51.84MHz의 주파수를 가진 시스템 클럭신호(SYSCK)를 입력받아 2분주하여, 25.92MHz의 주파수를 가진 비교 클럭신호(Fv)를 생성하여 출력한다.
그리고, 위상검출부(11)는 상기 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)를 입력받아, 상기 분주기(15)로부터 출력되는 25.92MHz의 주파수를 가진 비교 클럭신호(Fv)를 이용하여 카운트함으로써 위상차를 검출하여 양자화된 위상차 검출신호(REF[15:0])를 출력한다.
제어부(12)는 상기 위상검출부(11)로부터 출력되는 위상차 검출신호(REF[15:0])를 입력받아 인터럽트 방식으로 벗어난 위상차만큼 평균하고 16비트로 정규화하여 전압 제어신호를 출력한다.
디지털-아날로그 변환기(13)는 상기 제어부(12)로부터 출력되는 전압 제어신호를 입력받아 아날로그 전압신호로 출력하고, 전압제어 발진기(14)는 상기 디지털-아날로그 변환기(13)로부터 출력되는 전압에 따라 해당하는 주파수의 시스템 클럭신호(SYSCK)를 발생하여 출력한다.
이하, 도 4를 참조하여, 상기 위상검출부(11)의 동작을 구체적으로 설명한다.
계수부(50)는 상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)를 일정한 범위 이내에서 카운트하여 그 카운트값(P[0:7])을 출력한다.
계수부(50)의 제1카운터(CNT55)는 상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)를 카운트하여, 카운트값의 하위비트 4비트(P0∼P3)를 생성하고, 제2카운터(CNT56)는 상기 제1카운터(CNT55)의 캐리(carry)를 입력받고 상기 분주기(15)로부터 출력되는 비교 클럭신호(Fv)를 카운트하여, 카운트값의 상위비트 4비트(P4∼P7)를 생성하여 출력하는데, 카운트하는 값의 범위는 리셋신호 생성부(51)로부터 출력되는 리셋신호에 따라 결정된다.
즉, 리셋신호 생성부(51)의 제1앤드게이트(AND52)와 제2앤드게이트(AND53)는 카운트값(P[0:7])이 2진수 '01010001'(16진수 '51')이 되면 그에 따른 각각 논리적 하이의 신호를 출력하고, 난드게이트(NAND54) 또한 그에 따라 로우의 리셋신호를 생성하여 출력한다.
따라서, 상기 카운트값(P[0:7])이 2진수 '01010001'(16진수 '51')이 되면 상기 제1카운터(CNT55)와 제2카운터(CNT56)의 출력신호는 2진수 '01010001'을 넘지 못하고, 이때 각각의 제1카운터(CNT55)와 제2카운터(CNT56)의 입력단자에 인가되는 신호에 따라 로드되는 값부터 카운트를 계속한다.
상기 리셋신호 생성부(51)로부터 제1카운터(CNT55)와 제2카운터(CNT56)의 로드단자(LD)로 로우의 리셋신호가 입력되면, 상기 제1카운터(CNT55)와 제2카운터(CNT56)는 각각 이진수 '0000'(16진수 '0')과 이진수 '1011'(16진수 'B')의 값이 로드되어 이 값부터 카운트를 계속한다.
따라서, 상기 제1카운터(CNT55)와 제2카운터(CNT56)의 카운트 범위는 16진수 'B0'부터 16진수 '51'까지이며, 이 값은 위상검출부(11)에서 출력되는 양자화된 위상차 검출신호(REF[15:0])의 최대 위상차 값인 10진수 '6480'의 공약수인 10진수 '162'를 설정한 것으로, 최대값을 상기와 같이 설정함으로써 8비트의 신호로서 최대값을 표현할 수 있고, 또 위상차는 주기성을 나타내므로, 상기의 값으로도 정확한 위상차의 검출을 수행할 수 있다.
상기에서 보는 바와 같이, 상기 계수부(50)는 25.92MHz의 주파수로 입력되는 비교 클럭신호(Fv)를 16진수 'B0'부터 16진수 '51'까지 계속 카운트하는데, 4KHz동안 160바퀴를 돌면서 연속적으로 카운트한다.
한편, 위상차 출력부(60)는 상기 계수부(50)로부터 출력되는 비교 클럭신호(Fv)의 카운트값(P[0:7])을 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)의 한 주기마다 검출하여 위상차값(ADDINA)을 출력한다.
즉, 위상차 출력부(60)의 출력신호 생성부(61)는 제1디플립플롭(DF62)과 제2디플립플롭(DF63) 및 제4앤드게이트(AND64)를 이용하여 기준 클럭신호(Fr)의 상승모서리마다 해당하는 짧은 클럭의 이벤트신호(EVENT1)를 생성하며, 상기 이벤트신호(EVENT1)가 제3디플립플롭(DF65)의 기동신호로 작동한다.
따라서, 상기 제3디플립플롭(DF65)은 상기 출력신호 생성부(61)로부터 출력되는 이벤트신호(EVENT1)에 따라 기동하여, 클럭단자로 입력되는 비교 클럭신호(Fv)에 맞추어 그 때의 카운터값(P[7:0])을 출력하며, 이 값이 위상차값(ADDINA)이 된다.
상기 계수부(50)의 카운트 구간을 16진수 'B0'부터 16진수 '51'까지로 설정한 것은, 그 중심값을 16진수 '0'으로 함으로써, 위상차가 발생하지 않은 경우에는 카운터값(P)이 '0'일 때에 이벤트신호(EVENT1)가 하이의 클럭신호로 생성되고, 그에 따라 위상차값(ADDINA)이 16진수 '0'으로 출력되도록 하여 위상차값의 변동을 확실하고 용이하게 추출할 수 있도록 한 것이다.
따라서, 상기 위상차 출력부(60)는 상기 기준 클럭신호(Fr)의 매주기마다, 즉 250마이크로초(micro-second)마다 해당하는 위상차값(ADDINA)을 출력한다.
제어값 생성부(70)는 상기 위상차 출력부(60)로부터 출력되는 위상차값(ADDINA)을 입력받아 일정횟수 덧셈하여 출력한다.
상기 제어값 생성부(70)의 가산기(71)는 상기 위상차 출력부(60)로부터 출력되는 위상차값(ADDINA)을 입력받아 16비트의 신호로 변환하여, 궤환 입력되는 직전의 가산 위상차값(ADDINB)과 더하여 출력한다.
상기 가산기(71)로부터 출력되는 신호와 상기 리셋신호(D4K_RST)를 입력받아 논리곱 연산하여 출력하는 제5앤드게이트(AND73)와,
그리고, 제5앤드케이트(AND73)는 상기 가산기(71)로부터 출력되는 신호와 리셋신호(D4K_RST)를 입력받아 논리곱 연산하여 출력함으로써, 유사시에 가산값을 리셋할 수 있도록 한다.
한편, 제3카운터(CNT72)는 상기 레퍼런스 타이밍 수신부(10)로부터 출력되는 기준 클럭신호(Fr)를 십진수 '0'부터 '16'까지 순환 카운트하여 그 값이 십진수 '16'이 될 때마다 논리값 하이의 출력제어신호(D4K)를 출력한다.
그리고, 제4디플립플롭(DF74)은 출력기동신호(ADDEN)에 따라 상기 제5앤드게이트(AND73)로부터 출력되는 신호를 출력하는데, 그 신호는 상기 가산기(71)로도 입력되어 다음 신호와 더해질 때에 사용된다.
제5디플립플롭(DF75)은 상기 제4디플립플롭(DF74)으로부터 출력되는 신호를 입력받아, 상기 제3카운터(CNT72)로부터 출력되는 출력제어신호(D4K)에 따라 기동하여 그 때의 값을 위상차 검출신호(REF[15:0])로 출력한다.
상기 제3카운터(CNT72)에서 출력되는 출력제어신호(D4K)는 기준 클럭신호(Fr)가 16개 입력될 때마다 하이의 신호를 출력하므로, 상기 위상차 검출신호(REF[15:0])도 마찬가지로, 기준 클럭신호(Fr)가 16개 입력될 때마다 출력되며, 그 주기는 4밀리초가 된다.
따라서, 도 3에서 보면, 상기 위상검출부(11)에서 출력되는 위상차 검출신호(REF[15:0])는 4밀리초마다 위상차의 값을 정확하게 나타낼 수 있으며, 그 값은 16회에 걸쳐 가산된 값이므로, 제어부(12)는 그 값을 16으로 나누어 전압제어 발진기(14)의 제어값으로 사용하며, 종래에 비하여 제어부(12)의 기능 부담이 완화되었음을 알 수 있고, 듀얼 포트 메모리와 같은 구성 요소를 필요로 하지 않으면서도 정확한 값을 신속하게 생성함으로써, 제어의 정확도가 향상되었음을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정된 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변환 및 변경이 가능한 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
따라서, 상기와 같이 동작하는 본 발명은 디지털 신호처리에 의한 위상동기루프에 있어서, 입력신호와 궤환되는 신호의 위상차를 검출하는 회로를 하드웨어로 구현함으로써, CPU의 부하를 저감시키고, 고속으로 신호처리를 함으로써 빠른 제어를 수행할 수 있는 효과가 있다.
그에 따라, 본 발명은, 국제 표준 규격에서 원하는 원더 특성의 기준에 만족시킬 수 있는 효과가 있다.

Claims (7)

  1. 디지털 신호처리에 의한 위상동기루프에 있어서,
    기준 클럭신호를 입력받아, 입력되는 비교 클럭신호를 이용하여 카운트함으로써 위상차를 검출하여 양자화된 위상차신호를 출력하는 위상차 검출수단;
    상기 위상차 검출수단으로부터 출력되는 위상차 검출신호를 입력받아 인터럽트 방식으로 벗어난 위상차만큼 평균하고 16비트로 정규화하여 전압 제어신호를 출력하는 제어수단;
    상기 제어수단으로부터 출력되는 전압 제어신호를 입력받아 아날로그 전압신호로 출력하는 디지털-아날로그 변환수단;
    상기 디지털-아날로그 변환수단으로부터 출력되는 전압에 따라 해당하는 주파수의 시스템 클럭신호를 발생하는 전압제어 발진수단;
    상기 전압제어 발진수단의 출력신호를 입력받아 일정한 주파수 범위로 분주하여 비교 클럭신호를 생성하여 상기 위상차 검출수단으로 출력하는 분주수단을 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
  2. 제1항에 있어서, 상기 위상차 검출수단의 구성은,
    상기 분주수단으로부터 출력되는 비교 클럭신호를 일정한 범위 이내에서 카운트하여 그 카운트값을 출력하는 계수수단;
    상기 계수수단으로부터 출력되는 비교 클럭신호의 카운트값을 상기 기준 클럭신호의 한 주기마다 검출하여 위상차값을 출력하는 위상차 출력수단;
    상기 위상차 출력수단으로부터 출력되는 위상차값을 입력받아 일정횟수 덧셈하여 출력하는 제어값 생성수단을 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
  3. 제2항에 있어서, 상기 계수수단은,
    상기 카운트값이 2진수 '01010001'이 되면 그에 따른 리셋신호를 출력하는 리셋신호 생성수단과,
    상기 분주수단으로부터 출력되는 비교 클럭신호를 카운트하여, 카운트값의 하위비트 4비트를 생성하며, 상기 리셋신호 생성수단으로부터 출력되는 리셋신호에 따라 계수 초기화되어 2진수 '0000'부터 다시 카운트하는 제1카운터와,
    상기 분주수단으로부터 출력되는 비교 클럭신호를 카운트하여, 카운트값의 상위비트 4비트를 생성하며, 상기 리셋신호 생성수단으로부터 출력되는 리셋신호에 따라 계수 초기화되어 2진수 '1101'부터 다시 카운트하는 제2카운터를 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
  4. 제3항에 있어서, 상기 리셋신호 생성수단은,
    카운트값 상위비트(P7∼P4)의 값이 2진수 '0101'일 때 하이의 논리값을 출력하는 제1앤드게이트와,
    카운트값 하위비트(P3∼P0)의 값이 2진수 '0001'일 때 하이의 논리값을 출력하는 제2앤드게이트와,
    상기 제1앤드게이트와 제2앤드게이트의 출력신호가 모두 하이일 때에 로우의 로드신호를 생성하여 상기 제1카운터와 제2카운터로 출력하는 난드게이트를 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
  5. 제2항에 있어서, 상기 위상차 출력수단은,
    상기 분주수단으로부터 출력되는 비교 클럭신호에 따라 동작하여 상기 기준 클럭신호의 1주기마다 해당하는 이벤트신호를 생성하여 출력하는 출력신호 생성수단과,
    상기 비교 클럭신호에 따라 동작하여, 상기 출력신호 생성수단으로부터 출력되는 이벤트신호가 하이로 인가될 때의 상기 계수수단으로부터 출력되는 카운트값을 검출하여 위상차값으로 하여 상기 제어값 생성수단으로 출력하는 제3디플립플롭을 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
  6. 제5항에 있어서, 상기 출력신호 생성수단의 구성은,
    비교 클럭신호가 클럭단자로 입력되고 기준 클럭신호가 입력단자로 입력되는 제1디플립플롭과,
    비교 클럭신호가 클럭단자로 입력되고 상기 제1디플립플롭의 출력단자가 입력단자로 입력되는 제2디플립플롭과,
    상기 제1디플립플롭의 출력신호가 제1입력단자로 입력되고 상기 제2디플립플롭의 출력신호가 반전되어 제2입력단자로 입력되는 제4앤드게이트를 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
  7. 제2항에 있어서, 상기 제어값 생성수단의 구성은,
    상기 위상차 출력수단으로부터 출력되는 위상차값을 입력받아 궤환 입력되는 직전의 가산 위상차값과 더하여 출력하는 가산기와,
    상기 기준 클럭신호를 십진수 '0'부터 '16'까지 순환 카운트하여 그 값이 십진수 '16'이 될 때마다 논리값 하이의 출력제어신호를 출력하는 제3카운터와,
    상기 가산기로부터 출력되는 신호와 상기 리셋신호를 입력받아 논리곱 연산하여 출력하는 제5앤드게이트와,
    비교 클럭신호가 클럭단자로 입력되고 상기 제5앤드게이트의 출력신호가 입력단자로 입력되는 제4디플롭플롭과,
    비교 클럭신호가 클럭단자로 입력되고 상기 제4플립플롭의 출력신호가 입력단자로 입력되고 상기 제3카운터로부터 출력되는 출력제어신호에 따라 기동하는 제5디플롭플롭을 포함하여 이루어진 것을 특징으로 하는 고속 위상검출기를 이용한 디지털 위상동기루프.
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