KR20000076558A - 양자 세선의 제조방법 및 반도체 장치 - Google Patents
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Abstract
통상의 성막기술, 포토리소그래피 기술 및 에칭 기술을 이용하여, Si기판31상에 Si돌기부35를 형성한다. 제2산화막36을 형성하여 Si돌기부들35의 사이를 채우고, CMP법 등으로 표면을 평탄화한다. 그리고, 제2산화막36을 이방성 에칭하여 Si돌기부35의 정상부에 Si노출부35a를 형성한다. 이 Si노출부35a에 Si세선38을 성장시킨 후, 산화에 의해서 Si세선38과 Si기판31을 분리하는 제3산화막39를 형성한다. 이렇게 해서, SOI 등의 특수한 기술을 이용하지 않고서도 저 비용으로 양자 세선을 형성한다. 또한, 기판 표면을 평탄화하여 단전자 디바이스나 양자효과 디바이스의 형성을 용이하게 한다. 양자 세선38과 Si기판31을 제3산화막39로 분리하여 완전히 전자를 차단한다. 이러한 배열에 의해서, Si기판 등의 반도체 기판을 사용하여, 기판 표면의 평탄성이 좋고, 완전한 전자의 차단 영역을 형성할 수 있는 양자 세선이 형성된다.
Description
본 발명은, 절연성 기판상 또는 절연층을 통한 반도체 기판상에 양자 싸이즈(size) 효과를 생기게 할 수 있을 정도로 미소한 금속 또는 반도체로 이루어진 양자 세선을 형성하는 양자 세선의 제조방법, 및 이 양자 세선을 이용한 반도체 소자에 관한 것이다.
산업의 기간이 되고 전자공학의 진보를 지탱하여 온 대규모 집적회로(LSI)는, 미세화에 의하여 대용량, 고속, 저소비전력 등의 성능을 비약적으로 향상시켜 왔다. 그러나, 소자의 크기가 O.1μm 이하로 되면, 종래의 소자에 의한 동작원리의 한계에 도달한다고 생각되어, 새로운 동작원리에 기초를 둔 새로운 소자의 연구가 활발히 행하여지고 있다. 이 새로운 소자로서, 나노미터 크기(nano meter size)의 양자 도트(dot)나 양자 세선이라고 불리는 미세구조를 갖는 것이 있다. 상기 나노미터 크기의 양자 도트는, 여러가지의 양자효과 디바이스와 함께, 특히 쿨롬블록케이드(Coulomb blockade) 현상을 이용한 단전자 디바이스에의 응용을 위해, 열심히 연구가 행하여지고 있다. 또한, 상기 나노미터 크기의 양자 세선은, 양자효과를 이용한 초고속 트랜지스터에의 응용이 기대되고 있다.
특히, 상기 나노미터 크기의 양자 세선에 있어서는, 반도체 결정 중의 전자 파장(드브로이 파장, de Broglie wavelength)과 같은 정도의 폭을 갖는 반도체 층에 전자를 차단함으로써 상기 전자의 자유도를 제한하고, 이에 따라 생기는 양자화 현상을 이용하여 새로운 동작원리에 근거하는 반도체 양자 디바이스를 제조하려는 시도가 행하여지고 있다. 즉, 반도체층 중에 있는 전자의 파장은 약1Onm 이므로, 채널 폭을 전자의 파장(폭1Onm)정도로 하면, 상기 전자는 이 세선 중에서 거의 산란을 받지 않고 이동할 수 있기 때문에, 전자의 이동도가 상승한다는 것이 이론적으로 도출된다.
따라서, 상술한 바와 같은 양자 세선을 평면상에 다수 배열한 전도층을 형성하고, 이 전도층내의 전자 수를 게이트 전극의 작용에 의해 제어함으로써, 종래의 트랜지스터에 비하여 고속성이 뛰어난 양자 세선 트랜지스터를 제조할 수 있다. 또한, 상술한 바와 같은 수많은 양자 세선을 레이저의 발광층에 도입함으로써 작은 주입 전류로도 날카로운 스펙트럼을 갖고 고효율의 고주파 특성을 갖는 반도체 레이저 소자를 얻을 수 있다.
종래, 상기 양자 세선의 형성방법으로서, 이하의 (1)∼(3)의 문헌에 기재되어 있는 방법이 제안되어 있다.
(1)일본 특허 출원 공개 제5-55141호
도9a∼9e는, 상기 문헌(1)에 개시된 「이방성 에칭을 이용한 SOI(silicon-on-insulator) 기판상의 Si세선의 제조방법」을 나타낸 공정도이다.
도9a∼9e에서, 우선, 도9a에 나타낸 바와 같이, 실리콘 기판1, 절연막2 및 결정 실리콘층3으로 이루어진 (100) SOI 기판상에, 도9b에 나타낸 바와 같이 마스크재층4를 퇴적한 후, 양자 세선을 형성하는 영역에 스티립상의 창을 형성한다.
다음에, 도9c에 나타낸 바와 같이, 결정실리콘층3을 KOH 등에 의해서, (111)면을 노출시키면서 이방성 에칭으로 제거한다. 그 후, 도9d에 나타낸 바와 같이, 마스크재층4를 제거한다. 마지막으로, 도9e에 나타낸 바와 같이 다시 KOH 등을 이용하여 이방성 에칭을 하면, (100)면의 에칭 속도가 빠른 데 대하여 (111)면의 에칭 속도가 느리기 때문에, 두개의 면이 (111)면에 의해서 구성된 삼각 기둥으로 이루어진 양자 세선5가 형성된다.
(2)일본 특허출원 공개 제5-29632호
도10a∼10f는, 상기 문헌(2)에 개시된 "이방성 에칭을 이용한 Si기판상의 Si세선의 제조방법"을 나타낸 공정도이다.
도10a∼10f에서, 우선, 도10a에 나타낸 바와 같이, 실리콘(100)기판11상에, 산화실리콘막 또는 질화실리콘막으로 이루어진 에칭마스크12를 형성한다. 다음에, 도10b에 나타낸 바와 같이, 실리콘이방성 에칭액을 이용하여 실리콘(100)기판11을 에칭하여 삼각형의 종단면을 갖는 돌출부를 형성한다.
다음에, 도10c에 나타낸 바와 같이, 에칭마스크12를 제거하고, 질화실리콘막13을 형성한 후, 상기 돌출부의 정상부를 덮도록 레지스트 패턴14를 형성한다. 그리고, 도10d에 나타낸 바와 같이, 상기 레지스트 패턴14를 마스크로서 이용하여 질화실리콘막13 및 실리콘(100)기판11을 에칭한다.
다음에, 도10e에 나타낸 바와 같이, 상기 레지스트 패턴14를 제거한 후, 실리콘(100)기판11을 산화한다. 이 경우, 질화실리콘막13이 내산화마스크로 작용하기 때문에, 상기 돌출부의 정상부 및 그 부근에 산화되지 않은 영역15가 남는다. 마지막으로, 도1OF에 나타낸 바와 같이, 질화실리콘막13을 제거하면, 실리콘(100)기판l1과는 절연분리된, 실리콘 세선(상기 영역)15가 상기 돌출부의 정상에 형성된다.
(3)일본 특허출원공개 제5-29613호
도1lA∼11g는, 상기 문헌(3)에 개시된 「티탄실리사이드화를 이용한 Si능선부에의 게이트 전극 형성 시에 Si세선 소자의 제조방법」을 나타낸 공정도이다.
도1lA∼11g에서, 우선 도1lA에 나타낸 바와 같이, 실리콘 기판21상에 실리콘 산화막 패턴22를 형성한다. 계속해서, 도1lB에 나타낸 바와 같이, 실리콘이방성 에칭에 의해서, 삼각형의 종단면을 갖는 돌출부를 형성한다. 그 후, 도11c에 나타낸 바와 같이, 실리콘산화막 패턴22를 제거하여 상기 돌출부를 노출시킨다.
다음에, 도1lD에 나타낸 바와 같이, 산화를 하여 게이트 절연막23을 형성한다. 그 후, 다결정 실리콘막을 퇴적시킨 후 불순물을 도핑하여 도전형의 다결정 실리콘막24를 한다. 또한, 티탄막25를 퇴적시킨 후, 레지스트27을 도포하고 에치백(etchback)을 한다. 상기 돌출부의 능선부26만을 노출시키고 다른 영역은 레지스트27로 피복한다. 그리고, 도11e에 나타낸 바와 같이, 상기 돌출부의 능선부26상의 티탄막25를 제거한다.
다음에, 도1lF에 나타낸 바와 같이, 상기 레지스트27을 제거한 후, 열처리를 하여 실리사이드화 반응시켜, 티탄실리사이드막28을 형성한다. 이 경우, 상기 돌출부의 능선부26상의 다결정 실리콘막29는 실리사이드화 되지 않고, 다결정 실리콘막으로 남는다. 다음에, 도1lG에 나타낸 바와 같이, 불산 처리를 하여 티탄실리사이드막28을 제거함으로써, 능선부26상의 다결정실리콘막29 및 게이트 절연막23만이 남아, 양자 세선29로 이루어진 게이트 전극이 형성된다. 이 경우, 능선부26에 있어서의 게이트 전극29에 대향하는 정상부가 채널 영역으로서 사용된다.
그러나, 상기 문헌(1)∼(3)에 기재된 종래의 양자 세선의 형성방법은 하기와 같은 문제가 있다. 즉, 문헌(1)에서는, 기판이 SOI인 경우에만 유효한 방법이고, 종래부터 사용되고 있는 Si기판에 적용할 수 없다는 문제가 있다. Si기판에 비해 SOI 기판의 값은 10배∼20배이고, 더욱 비용을 낮추기 위해서 Si기판을 이용하여 양자 세선을 형성하는 것이 바람직하다.
상기 문헌(2)에서는, Si기판을 사용할 수 있기 때문에 비용을 낮출 수 있다. 그러나, 삼각형의 종단면을 갖는 Si기판11의 정상부에 Si세선15를 형성하기 때문에 Si기판11표면의 요철이 커진다. 따라서, Si기판11의 표면의 평탄성이 나빠지기 때문에, 단전자 트랜지스터의 형성이 곤란하여 진다.
상기 문헌(3)에서는, 상기 문헌(2)의 경우와 같이, 삼각형의 종단면을 갖는 Si기판21의 정상부에 Si세선29를 형성하기 때문에, Si기판21 표면의 요철이 커진다. 따라서, Si기판21의 표면의 평탄성이 나빠지기 때문에, 단전자 트랜지스터의 형성이 곤란함과 동시에, 상기 돌출부의 능선부26에 존재하는 채널 영역은 Si기판21과 접속되어 있기 때문에, 완전한 전자의 차단 영역으로 될 수 없다는 문제가 있다.
본 발명의 목적은, Si기판 또는 GaAs 기판 등의 반도체 기판을 이용하여, 양자 세선 형성후의 반도체 기판 표면의 평탄성이 좋고, 단전자 디바이스나 양자효과 디바이스를 용이하게 형성할 수 있고, 또한, 완전한 전자가 차단 영역을 형성할 수 있는 양자 세선의 제조방법, 및 그 양자 세선을 이용한 반도체 소자를 제공하는 데에 있다.
도1a∼1e는 본 발명에 따른 양자 세선의 제조방법을 나타낸 기판의 단면도.
도2a∼2e는 도1a∼1e와는 다른 양자 세선의 제조방법을 나타낸 기판의 단면도.
도3a∼3c는 본 발명의 반도체 소자로서 작용하는 비휘발성 메모리를 나타낸 도면.
도4a∼4c는 도3a∼3c와 다른 반도체 소자로서 작용하는 MOSFET를 나타낸 도면.
도5는 도3a∼3c 및 도4a∼4c와는 다른 반도체 소자로서 작용하는 발광소자를 나타낸 도면.
도6a,6b는 도3a-3c∼도5와는 다른 반도체 소자로서 작용하는 발광소자와 그 밴드 구조를 나타낸 도면.
도7a∼7e는 도3a-3c∼도6a,6b와는 다른 반도체 소자로서 작용하는 발광소자를 형성하는 과정을 나타낸 도면.
도8은 도7a∼7e에 나타낸 발광소자의 밴드 구조를 나타낸 도면.
도9a∼9e는 종래의 SOI 기판을 이용한 Si세선의 제조방법을 나타낸 공정도.
도10a∼10f는 종래의 이방성 에칭을 이용한 Si세선 형성방법을 나타낸 공정도.
도1lA∼11g는 종래의 티탄실리사이드화를 이용한 Si세선 형성방법을 나타낸 공정도.
상기 목적을 달성하기 위해서, 본 발명은, 반도체 기판 표면상에 제1절연막을 퇴적시킨 후, 레지스트 패터닝을 하여 상기 제1절연막에 대하여 등방성 에칭을 하여 에칭마스크를 형성하는 공정; 상기 에칭마스크를 이용하여 상기 반도체 기판을 이방성 에칭하여 상기 반도체 기판의 표면에 반도체 돌기부를 형성하는 공정; 상기 에칭마스크를 제거한 후, 상기 반도체 기판상에 제2절연막을 퇴적시켜 상기 반도체 돌기부를 다시 도입하고, 상기 제2절연막의 표면을 평탄화하는 공정; 상기 반도체 기판상에 놓이는 양자 세선이 형성되는 영역 이외의 영역을 덮는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 이용하여 상기 제2절연막에 대하여 이방성 에칭을 하여, 상기 반도체 돌기부의 정상부를 상기 제2절연막의 표면에 노출시켜 반도체 노출부를 형성하는 공정; 상기 레지스트 패턴을 제거한 후, 상기 반도체 노출부에 양자 세선을 에피택셜 성장시키는 공정; 그리고 상기 양자 세선의 하부를 산화하여 상기 양자 세선과 반도체 기판을 절연분리하는 공정을 포함하는 양자 세선의 제조 방법을 제공한다.
상기 구성에 의하면, 일반적인 성막기술, 리소그라피 기술 및 에칭기술을 이용하여, 반도체 기판 표면에, 후에 양자 세선이 성장되는 반도체 돌기부가 형성된다. 이렇게 해서, 양자 세선의 위치 제어가 행하여진다. 상기 반도체 돌기부가 형성된 후, 반도체 기판 표면에 제2절연막이 퇴적되어 상기 반도체 돌기부가 다시 도입된다. 이렇게 해서, 후에 상기 양자 세선을 이용한 단전자 디바이스 또는 양자효과 디바이스의 형성이 용이해질 수 있도록, 상기 반도체 표면의 평탄성이 향상된다. 상기 양자 세선의 하부가 산화되어 상기 양자 세선과 반도체 기판이 절연분리된다. 이렇게 해서, 완전한 전자의 차단 영역이 형성된다.
또한, 상기 제2절연막을 이방성 에칭하여 형성된 반도체 노출부에 상기 양자 세선이 에피택셜 성장된다. 이와 같이, 결정성이 뛰어 나고 크기가 균일한 양자 세선이 재현성 좋게 형성된다. 이상과 같이, 상기 구조에서는, 특수한 미세가공 기술을 이용하지 않고, 적은 비용으로도 고수율로 생산성이 높은 대량 생산에 알맞은 양자 세선의 제조방법이 제공된다.
또한, 본 발명은, 반도체 기판 표면상에 제1절연막을 퇴적시킨 후, 레지스트 패터닝을 하여 상기 제1절연막에 대해 이방성 에칭을 하여 에칭마스크를 형성하는 공정; 상기 에칭마스크를 이용하여 상기 반도체 기판에 대하여 결정면이방성 에칭을 하여 상기 반도체 기판의 표면에 첨단이 예각인 반도체 돌출부를 형성하는 공정; 상기 에칭마스크를 제거한 후, 상기 반도체 기판상에 제2절연막을 퇴적시켜 상기 반도체 돌출부를 도입하고, 상기 제2절연막의 표면을 평탄화하는 공정; 상기 반도체 기판상에 속하고 양자 세선이 형성되는 영역이외의 영역을 덮는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 이용하여 상기 제2절연막을 이방성 에칭하여 상기 반도체 돌출부의 정상부를 상기 제2절연막의 표면에 노출시켜 반도체 노출부를 형성하는 공정; 상기 레지스트 패턴을 제거한 후, 상기 반도체 노출부에 양자 세선을 에피택셜 성장시키는 공정; 그리고 상기 양자 세선의 하부를 산화하여 상기 양자 세선과 반도체 기판을 절연분리하는 공정을 포함하는, 양자 세선의 제조 방법을 제공한다.
상기 구성에 의하면, 반도체 기판에 대하여 수산화칼륨 수용액 등의 결정에 대한 밀러(Miller) 지수의 차이에 의한 에칭속도 차를 이용한 결정면 이방성 에칭이 행하여져, 상기 반도체 기판의 표면에 반도체 돌출부가 형성된다. 이렇게 해서, 비교적 용이하게 반도체 기판 표면에 돌기부가 형성되어, 양자 세선의 위치가 제어된다. 상기 반도체 돌출부가 형성된 후, 반도체 기판 표면에 제2절연막이 퇴적되어 상기 반도체 돌출부가 도입된다. 이렇게 해서, 후에 상기 양자 세선을 이용한 단전자 디바이스 또는 양자효과 디바이스가 용이하게 형성될 수 있도록, 상기 반도체 표면의 평탄성이 향상된다. 상기 양자 세선의 하부가 산화되어 상기 양자 세선과 반도체 기판이 절연분리된다. 이렇게 해서, 완전한 전자의 차단 영역이 형성된다.
또한, 상기 제2절연막을 이방성 에칭하여 형성된 반도체 노출부에 상기 양자 세선이 에피택셜 성장된다. 결정성이 뛰어나고, 크기가 균일한 양자 세선이 재현성 좋게 형성된다. 이상과 같이, 상기 구조에 따라서, 특수한 미세가공 기술을 이용하지 않고 적은 비용으로 고수율로 생산성이 높은 대량 생산에 알맞은 양자 세선의 제조방법이 제공된다.
일 실시예에서는, 상기 양자 세선을 에피택셜 성장시키는 공정은, 상기 반도체 노출부가 형성된 반도체 기판을 반응실에 도입하여 상기 반응실내가 10-6Torr 이하의 고진공이 되도록 배기하는 단계와, 상기 반응실내에 원료가스를 흘려 그 원료가스 분압이 1O-2Torr 이하의 압력 하에서 상기 양자 세선의 기상 성장을 행하는 단계를 포함한다.
상기 구성에 의하면, 상기 반응실 내가 일단 1O-6Torr 이하의 고진공이 되도록 대기의 성분이나 수분 등의 불순물이 배기되어, 고청정한 분위기에서 에피택셜 성장이 촉진된다. 그리고, 에피택셜 성장 중에는, 원료가스 분압이 10-2Torr 이하의 압력으로 제어됨에 따라, 절연성 박막의 전체 면으로 빠르게 막성장이 시작되는 것이 방지되어, 양자 세선이 상기 반도체 노출부에만 선택적으로 기상 성장된다. 이렇게 해서, 일반적인 고진공 CVD 장치를 이용하여, 반응실내의 진공도, 원료가스의 도입량, 도입시간이나 기판온도 등이 제어되어, 소망의 크기를 갖는 양자 세선이 재현성 좋게 형성된다.
일 실시예에서는, 상기 원료가스로서, 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2cl2)또는 테트라클로로실란(SiCl4)중 어느 하나를 이용하여, 상기 양자 세선으로서 실리콘 세선을 형성한다.
상기 구성에 의하면, 상기 반응가스로서 SiH4, Si2H6, Si3H8, SiH2cl2또는 SiC14중 어느 하나를 이용하여 실리콘으로 이루어진 양자 세선이 형성되어, 상기 양자 세선 크기의 균일성이나 재현성이 더 좋아진다.
일 실시예에서는, 상기 원료가스로서 모노게르만(GeH4), 디게르만(Ge2H6)또는 사불화게르만(GeF4)중 어느 하나를 이용하여, 상기 양자 세선으로서 게르마늄 세선을 형성한다.
상기 구성에 의하면, 상기 반응가스로서 GeH4, Ge2H6또는 GeF4중 어느 하나를 이용하여 게르마늄으로 이루어진 양자 세선이 형성되어, 양자 세선 크기의 균일성이나 재현성이 더 좋아진다.
일 실시예에서는, 상기 원료가스로서, 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2cl2)또는 테트라클로로실란(SiCl4)중 어느 하나와, 모노게르만(GeH4), 디게르만(Ge2H6)또는 사불화게르만(GeF4)중 어느 하나와의 혼합가스를 이용하여, 상기 양자 세선으로서 실리콘 게르마늄 세선을 형성한다.
상기 구성에 의하면, 상기 반응가스로서 SiH4, Si2H6, Si3H8, SiH2cl2또는 SiC14중 어느 하나와, GeH4, Ge2H6또는 GeF4중 어느 하나와의 혼합가스를 이용하여, 실리콘 게르마늄으로 이루어진 양자 세선이 형성되어, 양자 세선 크기의 균일성이나 재현성이 더 좋아진다.
일 실시예에서는, 유기 알루미늄을 이용하여, 상기 양자 세선으로서 알루미늄 세선을 형성한다.
상기 구성에 의하면, 원료로서 디메틸 알루미늄 하이드라이드(DMAH:(CH3)2alH)등의 유기 알루미늄을 사용하여 알루미늄으로 이루어진 양자 세선이 형성되어, 세선 크기의 균일성이나 재현성이 더욱 좋아진다.
본 발명의 반도체 소자는, 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역과의 사이에 위치한 채널 영역, 상기 채널 영역에 흐르는 채널전류를 제어하는 게이트 영역, 상기 게이트 영역과 채널 영역과의 사이에 위치하는 부유 게이트 영역, 상기 부유 게이트 영역과 상기 게이트 영역과의 사이에 위치하는 제1절연막, 상기 채널 영역과 상기 부유 게이트 영역과의 사이에 위치하는 제2절연막을 갖는 반도체 소자에 있어서, 상기 부유 게이트 영역은, 본 발명의 양자 세선의 제조방법에 의해서 형성된 양자 세선으로 구성되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 상기 양자 세선이 트랜지스터의 부유 게이트 영역으로서 사용되므로 축적 전하가 적어지고 상기 부유 게이트 영역에 주입되는 전하량이 적어진다. 이렇게 해서, 소비전력이 낮고, 또한, 고밀도로 대용량의 비휘발성메모리가 얻어진다.
본 발명의 반도체 소자는 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역과의 사이에 위치하는 채널 영역, 상기 채널 영역에 흐르는 채널전류를 제어하는 게이트 영역, 및 상기 채널 영역과 게이트 영역과의 사이에 위치하는 게이트 절연막을 갖는 반도체 소자에 있어서, 상기 채널 영역은, 본 발명의 양자 세선의 제조방법에 의해서 형성된 양자 세선으로 구성되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 트랜지스터의 채널 영역이 상기 양자 세선으로 구성됨에 따라, 상기 채널 영역이 길이 방향과 직교하는 방향으로 양자화되어 선형 전도를 나타낸다. 그 결과, 초고속 동작이 가능하게 되어, 저비용으로 수율 좋고 생산성 높은 대량 생산에 알맞은 트랜지스터가 얻어진다.
일 실시예에서는, 본 발명의 양자 세선의 제조방법에 의해서 형성된 양자 세선; 상기 양자 세선을 사이에 두고 적층된 제1절연막 및 제2절연막; 상기 제1절연막 상에 형성된 제1전극; 상기 제2절연막 상에 형성된 제2전극을 포함하고, 상기 제1전극과 제2전극과의 사이에 전압을 인가할 때 상기 양자 세선이 발광하는 반도체 장치를 제공한다.
상기 구성에 의하면, 상기 양자 세선을 절연막 부분들 사이와 전극들 사이에 끼움으로써 발생되는 양자 차단 효과에 의해서, 상기 양자 세선은 직접 천이형의 밴드 구조를 갖는다. 따라서, 상기 양 전극들 사이에 전압을 인가하고 터널전류를 흘려 상기 양자 세선에 전자를 주입함으로써, 상기 양자 세선에 전자의 천이가 일어나 발광한다. 이렇게 해서, 작은 주입 전류로도 날카로운 스펙트럼을 갖고 고주파 특성이 뛰어난 고효율의 발광소자가 저비용으로 수율 좋고 생산성 높게 얻어진다.
일 실시예에서는, 본 발명의 양자 세선의 제조방법에 의해서 형성된 양자 세선; 상기 양자 세선의 일부에 형성된 N형 불순물 영역; 및 상기 양자 세선에 상기 N형 불순물 영역과 접촉하여 형성된 P형 불순물 영역을 포함하고, 상기 N형 불순물 영역과 P형 불순물 영역과의 사이에 전압을 인가할 때 상기 양자 세선의 양 불순물 영역의 접합 부분이 발광하는 반도체 소자를 제공한다.
상기 구성에 의하면, 상기 양자 세선에는 N형 불순물 영역과 P형 불순물 영역으로 PN 접합이 형성되어 있고, 양자 차단 효과에 의해서 직접 천이형의 밴드 구조가 제공된다. 따라서, 상기 N형 불순물 영역과 P형 불순물 영역에 전압을 인가할 때, PN 접합부분에서 전자와 정공과의 재결합이 일어나 발광한다. 이렇게 해서, 작은 주입 전류로도 날카로운 스펙트럼을 갖고 고주파 특성이 뛰어난 고효율의 발광소자가 저비용으로 수율 좋고 생산성 높게 얻어진다.
일 실시예에서는, 본 발명에 따른 양자 세선의 제조방법에 의해서 형성된 양자 세선을 갖는 반도체 소자에 있어서, 상기 양자 세선에 있어서의 제1 영역의 금지 밴드 폭은, 상기 제1 영역의 양 측에 위치하는 두개의 제2 영역의 금지 밴드 폭에 비해 작게 되어 있고, 상기 양 제2 영역 사이에 전압을 인가할 때 상기 제1 영역이 발광하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 상기 양자 세선은 양자 차단 효과에 의해 직접 천이형의 밴드 구조로 되어 있고, 중앙부에 위치하는 제1 영역의 금지 밴드 폭이 양 측에 위치하는 제2 영역의 금지 밴드 폭에 비하여 작기 때문에 전자와 정공과의 재결합 효율이 높은 이중 헤테로 구조로 되어 있다. 그 때문에, 상기 제1 영역의 양 측에 있는 2개의 제2 영역에 전압을 인가할 때, 상기 제2 영역에서 전자와 정공과의 재결합이 일어나 발광한다. 이렇게 해서, 작은 주입 전류로도 날카로운 스펙트럼을 갖고 고주파 특성이 뛰어난 고효율의 발광소자나 광변환 소자가 저비용으로 수율 좋고 생산성 높게 얻어진다.
이하, 본 발명을 첨부 도면을 참고로 실시형태에 의해 상세히 설명한다.
〈제1 실시형태〉
도1a∼1e는, 본 실시 형태의 양자 세선의 제조방법에 있어서 각 공정에서의 기판 단면도이다. 도1a∼1e에서, 우선, 도1a에 나타낸 바와 같이, 실리콘 기판31상에 산화 또는 CVD(화학증착)법 등에 의해서, 막 두께 약0.1μm의 상기 제1절연막으로서의 제1산화막32를 형성한다. 계속해서, 포토리소그라피에 의해서 레지스트 패턴33을 형성한다. 그리고, 레지스트 패턴33을 마스크로서 이용하여 불산 등에 의해서 등방성 에칭을 하여, 레지스트 패턴33a하의 제1산화막32에 돌기34를 형성한다.
다음에, 상기 레지스트 패턴33을 제거한 후, 제1산화막32를 마스크로서 이용하여 드라이에칭에 의한 이방성 에칭에 의해서 실리콘 기판31을 에칭한다. 이 경우, 실리콘 기판31과 제1산화막32와의 에칭 선택비를 약1:1로 한다. 이러한 선택비로 함으로써, 도1b에 나타낸 바와 같이, 실리콘 기판31의 표면에서의 돌기34의 밑으로 Si돌기부35가 형성된다.
다음에, 도1c에 나타낸 바와 같이, 막 두께 약1μm의 상기 제2절연막으로서 제2산화막36을 형성하여 Si돌기부35사이를 채운 후, CMP(화학-기계적 연마)법 등에 의해서 표면을 평탄화한다. 이 CMP 처리 후에 얻어진 실리콘 기판31의 평탄면상의 제2산화막36의 막 두께는, 평탄성을 좋게 할 수 있는 한 얇게 하여야 하고, 예컨대 약 O.1μm 이하로 한다. 계속해서, 양자 세선 형성 영역만을 개구한 레지스트 패턴37을 형성하고, 이 레지스트 패턴37을 마스크로서 이용하여 제2산화막36을 이방성 에칭하여, Si돌기부35의 정상부35a를 노출시킨다.
다음에, 기판 전체를 고진공 CVD 장치와 동등의 반응실 내에 설치한다. 그리고, 상기 반응실내를 약10-8Torr의 진공이 될 때까지 배기한 후에, 기판 온도를 약550℃∼60O℃, 실란(SiH4)가스 또는 디실란(Si2H6)가스를 공급하여, 그 가스 분압이 10-2Torr 이하가 되도록 제어함으로써, Si기판31의 노출 부분(이하, 'Si노출부'라고 함)35a에 Si세선38을 에피택셜 성장시킨다. 이 경우, 후에 산화에 의해서 Si세선38을 Si기판31과 분리시킬 필요가 있기 때문에, Si노출부35a의 폭보다 넓게 성장시킨다. 여기서, 상기 에피택셜 성장 시에 원료가스의 분압이 1O-2Torr 이하가 되도록 한다. 따라서, 절연성 박막 면 전체에서 빠르게 막성장이 시작되는 것이 방지되어, Si세선38이 Si 노출부35a만에 선택적으로 기상 성장된다.
상기 Si세선38의 에피택셜 성장 전에, Si노출부35a의 에칭에 의한 손상을 없애기 위해서, Si노출부35a의 표면에 희생산화막을 형성하여, 적당한 시간 습식 에칭을 해도 좋다. 또한, 상기 반응실 내의 진공배기는, 1O-8Torr에 한하지 않고 1O-6Torr 이하까지 허용된다.
마지막으로, 도1e(도1d 에서의 A부 확대도)에 나타낸 바와 같이, 산화를 하여, Si세선38의 하부를 제3산화막39로 형성하여, Si세선38과 Si기판31을 제3산화막39로 분리하여, Si 세선38이 형성되는 것이다.
상술한 바와 같이, 본 실시 형태에 있어서는, 통상의 성막기술, 포토리소그라피 기술 및 에칭기술을 선택적으로 이용하여, Si기판31상에 Si돌기부35를 형성한 후, 제2산화막36을 형성하여 Si돌기부35사이의 공간을 채우고, CMP법 등에 의해서 표면을 평탄화한다. 그러한 후, 양자 세선 형성 영역의 제2산화막36을 이방성 에칭하여 Si돌기부35의 정상부35a를 노출시킨다. 그리고, Si노출부35a에 Si세선38을 에피택셜 성장시키고, 산화에 의해서 형성된 제3산화막39에 의해서 Si세선38과 Si기판31을 분리하도록 하고 있다.
따라서, 본 실시 형태에 의하면, SOI 등의 특수한 기판이 아니라 종래부터 사용되고 있는 Si기판31에 Si세선38을 형성할 수 있다. 따라서, 저비용으로 양자 세선을 형성할 수 있다. 표면에 Si돌기부35가 형성된 Si기판31상에 제2산화막36을 형성하여 Si돌기부35사이의 공간을 채우고 CMP에 의해서 표면을 평탄화하기 때문에, Si세선38의 주위를 평탄히 할 수 있다. 따라서, 후에 Si세선38을 이용하여 단전자 디바이스나 양자효과 디바이스를 형성하는 경우의 배선 등을 용이하게 할 수 있다. 양자 세선38과 Si기판31을 제3산화막39로 분리하기 때문에, 양자 세선38의 저면 측이 Si기판31과 접하고 있지 않고, 완전히 전자를 차단할 수 있다.
상기 Si세선38을 Si기판31의 Si돌기부35에 형성된 Si노출부35a에서 에피택셜 성장에 의해 형성하기 때문에, Si기판31과 동등의 결정성을 얻을 수 있다. Si노출부35a를, 일반적인 성막기술, 리소그라피 기술 및 에칭기술에 의해 형성할 수 있다. 따라서, 특수한 미세가공 기술을 이용하지 않고 양자 세선38을 형성할 수 있다. 즉, 본 실시 형태에 따라서, 제조비용을 낮출 수 있는 동시에, 고수율로 생산성이 높은 대량 생산에 알맞은 양자 세선의 제조방법을 제공할 수 있다.
〈제2 실시형태〉
도2a∼2e는 본 실시 형태의 양자 세선의 제조방법에 있어서 각 공정에서의 기판 단면도이다. 도2a∼2e에서, 우선, 도2a에 나타낸 바와 같이, 실리콘 기판41상에 산화 또는 CVD법 등에 의해서 막 두께 약0.1μm의 상기 제1절연막으로서 제1산화막42를 형성한다. 계속해서, 포토리소그라피에 의해서 레지스트 패턴43을 형성하여, 이 레지스트 패턴43을 마스크로서 이용하여 이방성 에칭을 하여 제1산화막42를 패터닝한다.
다음에, 도2b에 나타낸 바와 같이, 상기 레지스트 패턴43을 제거한 후, 제1산화막42를 마스크로서 이용하여 결정면 이방성 에칭을 한다. 실리콘 기판41을 에칭하여 삼각형의 종단면을 갖는 Si돌출부44를 형성한다. 상기 결정면 이방성 에칭이란 다음과 같은 에칭이다. 즉, 예컨대 에칭액으로서 수산화칼륨(KOH)의 수용액을 이용한 경우, (111)면의 에칭속도는(100)면의 에칭속도에 비하여 훨씬 느리기 때문에, (111)면이 노출하는 형상으로 에칭이 진행하는 것이다. 상기 에칭액으로서, 상기 수산화칼륨 이외에, 수산화나트륨액, 히드라진액, 에틸렌디아민과 바이카테콜과의 혼합액, 질산구리를 첨가한 불화암모늄 등에 의해, 이방성 에칭에 사용될 수 있는 한 동일한 효과가 얻어진다. 실리콘 기판41을 에칭하는 경우의 마스크재료로서 산화막42를 사용하고 있지만, 실리콘질화막 등의 실리콘을 에칭하는 경우에 에칭을 방지할 수 있는 한, 어떠한 재료도 사용될 수 있다.
다음에, 도2c에 나타낸 바와 같이, 상기 제1산화막42를 제거한 후, 막 두께 약1μm의 상기 제2절연막으로서의 제2산화막45를 형성하여 Si돌출부44 사이의 공간을 채우고, CMP법 등으로 표면을 평탄화한다. 이 CMP 처리 후에 얻어진 실리콘 기판41의 평탄면 상의 제2산화막45의 막 두께는 평탄성을 개선하기 위해서 가능한 한 얇게 하여야 한다. 예컨대 약O.1μm 이하로 한다. 계속해서, 양자 세선 형성 영역만을 개구한 레지스트 패턴46을 형성하고, 이 레지스트 패턴46을 마스크로서 이용하여 제2산화막45를 이방성 에칭하여 Si돌출부44의 정상부44a를 노출시킨다.
다음에, 기판 전체를 고진공 CVD 장치와 동등의 반응실내에 설치한다. 그리고, 상기 반응실 내를 약10-8Torr의 진공이 될 때까지 배기한 후에, 기판온도를 약550℃∼60O℃로 하고, 실란(SiH4)가스 또는 디실란(Si2H6)가스를 공급하여, 그 가스 분압이 10-2Torr 이하가 되도록 제어함으로써, Si기판41의 노출 부분(이하, 'Si노출부'라고 함)44a에 Si세선47을 에피택셜 성장시킨다. 이 경우, 후에 산화에 의해서 Si세선47을 Si기판41과 분리시킬 필요가 있기 때문에, Si세선47을 Si노출부44a의 폭보다 넓게 성장시킨다. 여기서, 상기 에피택셜 성장 시에, 원료가스 분압이 10-2Torr 이하가 되도록 한다. 절연성 박막의 면 전체에서 빠르게 막성장이 시작되는 것이 방지되어, Si세선47이 Si노출부44a에서만 선택적으로 기상 성장된다.
상기 Si세선47의 에피택셜 성장 전에, Si노출부44a의 에칭에 의한 손상을 없애기 위해서, Si노출부44a의 표면에 희생 산화막을 형성하여 적당한 시간동안 습식 에칭을 해도 좋다. 또한, 상기 반응실내의 진공 배기는, 1O-8Torr에 한하지 않고 1O-6Torr 이하로 될 수 있다.
마지막으로, 도2e(도2d 에서의 B부 확대도)에 나타낸 바와 같이, 산화를 하여 Si세선47의 하부를 제3산화막48로 형성하고, Si세선47과 Si기판41을 제3산화막48로 분리하여 양자 세선47이 형성되는 것이다.
상술한 바와 같이, 본 실시 형태에 있어서는, 통상의 성막기술, 포토리소그라피 기술 및 에칭 기술을 이용하여, Si기판41의 표면에 (111)면이 노출한 삼각형의 종단면을 갖는 Si돌출부44를 형성한 후, 제2산화막45를 형성하여 Si돌출부44 사이의 공간을 채우고, CMP법 등으로 표면을 평탄화한다. 그러한 후, 양자 세선 형성 영역의 제2산화막45를 이방성 에칭하여 Si돌출부44의 정상부를 노출시키고 Si노출부44a로 한다. 그리고, Si노출부44a에 Si세선47을 에피택셜 성장시키고, 산화에 의해서 형성된 제3산화막48에 의해서 Si세선47과 Si기판41을 분리한다.
따라서, 본 실시 형태에 의하면, SOI 등의 특수한 기판이 아니라 종래부터 사용되고 있는 Si기판41에 Si세선47을 형성할 수 있다. 따라서, 저비용으로 양자 세선을 형성할 수 있다. 또한, 표면에 Si돌출부44가 형성된 Si기판41 상에 제2산화막45를 형성하여 Si돌출부44사이의 공간을 채우고 CMP에 의해서 표면을 평탄화하기 때문에, Si세선47의 주위를 평탄하게 할 수 있다. 따라서, 후에 Si세선47을 이용하여 단전자 디바이스나 양자효과 디바이스를 형성하는 경우 배선 등을 용이하게 할 수 있다. Si세선47과 Si기판41을 제3산화막48로 분리하기 때문에, 양자 세선47의 저면 측이 Si기판41과 접하지 않으므로, 완전히 전자를 차단할 수 있다.
또한, 상기 Si세선47을 Si기판41의 Si돌출부44에 형성된 Si노출부44a에 에피택셜 성장에 의해서 형성하기 때문에, Si기판41과 동등한 결정성이 얻어질 수 있다. Si노출부44a는, 일반적인 성막기술, 리소그라피 기술 및 에칭 기술에 의해 형성할 수 있다. 따라서, 특수한 미세가공 기술을 이용하지 않고 양자 세선47을 형성할 수 있다. 즉, 본 실시 형태에 의하면, 제조비용을 낮출 수 있음과 동시에, 고수율로 생산성이 높은 대량 생산에 알맞은 양자 세선의 제조방법을 제공할 수 있다.
〈제3 실시형태〉
본 실시 형태는, 상기 제1 실시형태 또는 제2 실시형태에 의해서 형성된 양자 세선을 이용한 반도체 소자에 관한 것이다. 도3a는, 상기 반도체 소자로서작용하는 비휘발성메모리[flash EEPROM(전기적소거기입 가능 리드 온리 메모리)등]의 평면도이다. 도3b는 도3a 에서의 IIIB-IIIB선 단면도이다.
도3a 및 도3b에 나타낸 바와 같이, 본 비휘발성메모리는, 실리콘 기판51에 소자 분리 영역52로 둘러싸인 직사각형 영역53을 형성한다. 그리고, 영역53의 거의 중앙에, 영역53의 길이 방향에 대하여 거의 직각방향으로, 상기 제1 실시형태 또는 제2 실시형태(도3a∼3c는 제1 실시형태)에 따라, 나노미터 크기의 양자 세선55를 형성한다. 그리고, 실리콘 기판51상에 형성된 상기 제2,제3산화막(도1e 참조)을 터널산화막54로서 작용하는 한편, 양자 세선55를 부유 게이트 영역으로 한다. 그 후, 터널산화막54 및 양자 세선55 상에 막 두께10 nm의 컨트롤 게이트 절연막56을 CVD법에 의해서 형성한다. 다음에, 상기 컨트롤 게이트 절연막56상에 게이트 전극57을 형성한 후, 게이트 전극57을 마스크로서 이용하여 불순물 이온을 주입하여 소스 영역58 및 드레인 영역59를 형성한다. 소스 영역58과 드레인 영역59와의 사이에 채널 영역60이 형성된다. 이렇게 해서, 채널 영역60과 게이트 전극57과의 사이에 위치하는 부유 게이트 영역을 양자 세선55로 이루어진 비휘발성메모리를 제공하는 것이다.
도3c는 도3a 에서의 IIIC-IIIC선 단면도이다. 본 실시 형태에 있어서는, 도3a에 나타낸 소스 영역58 및 드레인 영역59에 대하여 거의 직각으로 교차하도록, 양자 세선55를 배치하고 있다. 따라서, 양자 세선55를 상기 부유 게이트 영역으로서 이용하므로, 부유 게이트 영역의 축적 전하를 낮출 수 있다. 따라서, 소비전력이 지극히 적은, 초고밀도로 대용량의 비휘발성메모리를 제공할 수가 있는 것이다.
즉, 본 실시 형태에 의하면, 일반적인 성막기술, 리소그라피 기술 및 에칭기술을 이용하여 Si양자 세선55를 형성할 수 있기 때문에, 저비용으로 수율 좋고 생산성이 높은, 대량 생산에 알맞은 비휘발성메모리를 제공할 수가 있는 것이다. 상기 양자 세선55는 실리콘에 한하지 않고, 다른 반도체 재료나 금속재료이더라도 무방하다.
〈제4 실시형태〉
도4a는 상기 반도체 소자로서의 MOSFET의 평면도이다. 또한, 도4b는 도4a 에서의 IVB-IVB선 단면도이고, 도4c는 도4a 에서의 IVC-IVC선 단면도이다.
도4a 내지 도4c에 나타낸 바와 같이, 본 MOSFET 에서는, 실리콘 기판61상에, 제1 실시형태 또는 제2 실시형태(도4a∼4c는 제1 실시형태)에 의해서 절연층(상기 제2,제3산화막)62와 양자 세선63을 형성한다. 그 후, 절연층62 및 양자 세선63상에 막 두께30 nm의 게이트 절연막64를 CVD법에 의해서 형성한다. 그리고, 게이트 절연막64 상에 게이트 전극65를 형성한 후, 그 게이트 전극65를 마스크로서 이용하여 불순물 이온을 주입하여, 양자 세선63중에 소스 영역66 및 드레인 영역67을 형성한다. 이 경우, 양자 세선63에 있어서의 소스 영역66과 드레인 영역67과의 사이가 채널 영역68로 된다.
상기 구성에 있어서, 상기 양자 세선63의 폭을 일반적인 성막기술, 리소그라피 기술 및 에칭기술을 이용하여 1Onm 이하로 형성할 수 있다. 따라서, 채널 영역68을 양자 세선63의 폭 방향으로 양자화시켜 선형 전도를 얻을 수 있다. 즉, 본 실시 형태에 의하면, 저비용으로 수율 좋고 생산성이 높은 대량 생산에 알맞은 초고속 MOSFET를 제공할 수 있다.
〈제5 실시형태〉
도5는 상기 반도체 소자로서의 발광소자의 단면을 나타낸다. 도5에 나타낸 발광소자에 있어서는, 실리콘 기판71상에 상기 제1 실시형태 또는 제2 실시형태(도5는 제1 실시형태)를 이용하여 절연층(상기 제2,제3산화막)72와 지름10 nm 이하의 복수의 양자 세선73을 형성한다. 그리고, 절연층72 상 및 양자 세선73상에 막 두께30 nm의 게이트 절연막74를 CVD법에 의해서 형성한다. 또한, 게이트 절연막74 상에 ITO(인듐주석 산화물)등으로 투명한 게이트 전극75를 형성한다.
상기 구성에 있어서, 상기 양자 세선73의 지름은 10 nm 이하이므로, 양자차단 효과에 의해서 직접 천이형의 밴드 구조를 제공한다. 그리고, 게이트 전극75와 실리콘 기판71과의 사이에 전압을 인가할 때 절연막72와 게이트 절연막74와의 사이에 터널전류가 흐른다. 그 터널전류에 의해서 양자 세선73에 전자가 주입되어, 양자 세선73에 전자의 천이가 일어나 발광한다. 즉, 본 실시 형태에 의하면, 작은 주입 전류로도 날카로운 스펙트럼을 갖고 고주파 특성이 뛰어난 고효율의 발광소자가 얻어질 수 있다.
이 경우, 상기 양자 세선73은 일반적인 성막기술, 리소그라피 기술 및 에칭기술을 이용하여 실리콘으로 형성된다. 따라서, 저비용으로 수율 좋고 생산성이 높은 대량 생산에 알맞은 발광소자를 제공할 수가 있다.
〈제6 실시형태〉
도6a는 상기 반도체 소자로서의 발광소자의 단면을 나타낸다. 도6a에 나타낸 발광소자에 있어서는, 실리콘 기판81상에, 상기 제1 실시형태 또는 제2 실시형태(도6a 및 6b는 제1 실시형태)에 의해서, 절연층(상기 제2,제3산화막)82와 지름 수십 nm 이하의 복수의 양자 세선83을 형성한다. 그리고, 절연층82 상 및 양자 세선83 상에 막 두께30 nm의 절연막84를 CVD법에 의해 형성한다. 또한, 포토레지스트 마스크(도시하지 않음)를 이용하여, 양자 세선83의 일부에 N형의 불순물을 이온주입 하여 N형 불순물 영역85를 형성한다. 마찬가지로, 양자 세선83에 속하는, N형 불순물 영역85이외의 영역에 P형의 불순물이온을 주입하여, P형 불순물 영역86을 형성한다.
상기 구성에 있어서, 상기 양자 세선83의 지름은 수십 nm 이하이므로 양자차단 효과에 의해서 직접 천이형의 밴드 구조가 제공되고, N형 불순물 영역85와 P형 불순물 영역86의 경계 영역에는 PN 접합이 형성된다. 따라서, 도6b에 나타낸 바와 같은 PN 접합의 밴드 구조가 형성된다. N형 불순물 영역85와 P형 불순물 영역86과의 사이에 전압을 인가함으로써, PN 접합부분으로 화살표(G)로 나타낸 바와 같이 전자90과 정공91과의 재결합이 일어나 광87을 방사한다. 한편, 도6b중, 88은 도전 밴드이고, 89는 가전자 밴드이다.
이 경우, 상기 양자 세선83은, 일반적인 성막기술, 리소그라피 기술 및 에칭기술을 이용하여 실리콘으로 형성된다. 따라서, 저비용으로 수율 좋고 생산성이 높은 대량 생산에 알맞은 발광소자를 제공할 수가 있다.
〈제7 실시형태〉
도7a∼7e는, 상기 반도체 소자로서의 발광소자의 형성 순서를 나타낸 평면도이다. 도7a∼7e에서, 우선, 도7a에 나타낸 바와 같이, 상기 제1 실시형태 또는 제2 실시형태에 기재된 공정에 의해서, 도1c 또는 도2c에 나타낸 바와 같이 상기 제2산화막으로부터 Si기판101을 노출시키는 Si노출부102를 형성한다. 이 경우, Si기판101의 표면에 속하는 Si노출부102이외의 부분은 절연층(상기 제2산화막)으로 덮인다. 그리고, Si노출부102의 일부를 제1질화막103으로 덮는다.
다음에, 도7b에 나타낸 바와 같이, 상기 제1 실시형태 또는 제2 실시형태에 기재된 양자 세선성장공정에 의해서, 제 l 질화막103으로 덮이지 않은 Si노출부102의 부분에 Si세선104를 성장시킨다. 다음에, 도7c에 나타낸 바와 같이, 제1질화막103을 제거하여 제1질화막103에 의해서 덮이어 있는 Si노출부102의 부분을 노출시키는 한편, Si세선104부분을 덮도록 제2질화막105를 형성한다.
다음에, 도7d에 나타낸 바와 같이, 상기 제1 실시형태 또는 제2 실시형태에 기재된 양자 세선성장공정에 의해서, 원료가스로서 모노실란(SiH4) 및 모노게르만(GeH4)을 이용하여, 제2질화막105로 덮이어 있지 않은 Si노출부102의 부분에 SiGe 세선106을 성장시킨다. 다음에, 도7e에 나타낸 바와 같이, 제2질화막105를 제거한 후, SiGe 세선106, SiGe 세선106의 도중 좌측에 있는 Si세선 l04a와, SiGe 세선106의 도중 오른쪽에 있는 Si세선104b의 각기에, 적당한 이온이 주입된다. 이렇게 해서 본 발광소자가 얻어진다.
도8에서는 상기 구성의 발광소자의 밴드 구조를 나타낸다. 상기 SiGe는 Si에 비해 밴드 갭이 작기 때문에 이중 헤테로 구조를 갖고, 전자113과 정공114가 SiGe 세선106에 집중한다. 따라서, 화살표(H)로 나타낸 전자113과 정공114의 재결합이 효과적으로 행하여져, 광115가 방사된다. 한편, 도8중, 111은 도전 밴드이고, 112는 가전자 밴드이다.
이 경우, 상기 Si세선104 및 SiGe 양자 세선106을, 일반적인 성막기술, 리소그라피 기술 및 에칭기술을 이용하여 Si 또는 SiGe로서 형성한다. 따라서, 저비용으로 수율 좋고 생산성이 높은 대량 생산에 알맞은 고효율의 발광소자를 제공할 수가 있다.
한편, 상기 제1 실시형태 내지 제7 실시형태에 있어서는, 상기 반도체 기판으로서 Si기판을 썼지만, 이것에 한하지 않고 Si이외의 반도체 기판이라도 좋다. 또한, 상기 양자 세선을 실리콘으로 형성하는 경우에 원료가스로서 디실란(Si2H6)을 이용하지만, 모노실란(SiH4), 트리실란(Si3H8), 디클로로실란(SiH2c12) 또는 테트라클로로실란(SiC14)중 어느 하나를 사용하여도 좋다. 상기 양자 세선을 게르마늄으로 형성하는 경우에는, 원료가스로서, 모노게르만(GeH4), 디게르만(Ge2H6) 또는 사불화게르마늄(GeF4)중 어느 하나를 사용하면 좋다. 양자 세선을 실리콘 게르마늄으로 형성하는 경우에는, 상기 원료가스로서, 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2cl2) 또는 테트라클로로실란(SiC14)중 어느 하나와, 모노게르만(GeH4), 디게르만(Ge2H6) 또는 사불화게르마늄(GeF4)중 어느 하나와의 혼합가스를 사용하면 좋다. 상기 양자 세선을 알루미늄으로 형성하는 경우에는, 원료로서, DMAH((CH3)2alH)등의 유기 알루미늄을 사용하면 좋다.
상기 양자 세선의 재료는 상기 반도체로서의 실리콘, 게르마늄 또는 실리콘 게르마늄, 및 금속으로서의 알루미늄에 한정하는 것이 아니다. 발명은, 특수한 미세가공장치를 이용하지 않고 도전성 재료의 초미세한 세선을 형성할 수 있음은 물론, 고밀도 LSI의 배선에 적용할 수도 있다. 본 발명에 의해서 제조되고 양자효과 디바이스나 단전자 디바이스의 기본이 되는 양자 세선을 갖는 반도체 소자는 Si계 LSI와 동일의 기판상에 탑재할 수 있다. 이 반도체 소자를 발광소자나 광전변환소자에 응용함으로써 전자회로와 광통신회로를 융합할 수가 있다.
상기에서 기재한 바와 같이 본 발명은 수많은 방법으로 변형될 수 있다. 이러한 변형은 당해 기술 분야의 숙련자라면 본 발명의 정신과 범위를 벗어나지 않고 이루어질 수 있지만 이하의 청구범위에 포함된다.
Claims (20)
- 반도체 기판 표면상에 제1절연막을 퇴적시킨 후, 레지스트 패터닝을 하고, 상기 제1절연막에 대하여 등방성 에칭을 하여 에칭마스크를 형성하는 공정;상기 에칭마스크를 이용하여 상기 반도체 기판을 이방성 에칭하여, 상기 반도체 기판의 표면에 반도체 돌기부를 형성하는 공정;상기 에칭마스크를 제거한 후, 상기 반도체 기판상에 제2절연막을 퇴적시켜 상기 반도체 돌기부의 공간을 채워, 상기 제2절연막의 표면을 평탄화하는 공정;상기 반도체 기판 표면에 속하고 양자 세선이 형성되는 영역이외의 영역을 덮는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 이용하여 상기 제2절연막에 대하여 이방성 에칭을 하고, 상기 반도체 돌기부의 정상부를 상기 제2절연막의 표면에 노출시켜 반도체 노출부를 형성하는 공정;상기 레지스트 패턴을 제거한 후, 상기 반도체 노출부에 양자 세선을 에피택셜 성장시키는 공정; 및상기 양자 세선의 하부를 산화하여, 상기 양자 세선과 반도체 기판을 절연분리하는 공정을 포함하는 양자 세선의 제조방법.
- 반도체 기판 표면상에 제1절연막을 퇴적시킨 후, 레지스트 패터닝을 하고, 상기 제1절연막에 대하여 이방성 에칭을 하여 에칭마스크를 형성하는 공정;상기 에칭마스크를 이용하여 상기 반도체 기판에 대하여 결정면이방성 에칭을 하여, 상기 반도체 기판의 표면에 첨단이 예각인 반도체 돌출부를 형성하는 공정;상기 에칭마스크를 제거한 후, 상기 반도체 기판상에 제2절연막을 퇴적시켜 상기 반도체 돌출부의 공간을 채워 상기 제2절연막의 표면을 평탄화하는 공정;상기 반도체 기판 표면에 속하고 양자 세선이 형성되는 영역이외의 영역을 덮는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 이용하여 상기 제2절연막을 이방성 에칭하고, 상기 반도체 돌출부의 정상부를 상기 제2절연막의 표면에 노출시켜 반도체 노출부를 형성하는 공정;상기 레지스트 패턴을 제거한 후, 상기 반도체 노출부에 양자 세선을 에피택셜 성장시키는 공정; 및상기 양자 세선의 하부를 산화하여, 상기 양자 세선과 반도체 기판을 절연분리하는 공정을 포함하는 양자 세선의 제조방법.
- 제1항에 있어서, 상기 양자 세선을 에피택셜 성장시키는 공정이상기 반도체 노출부가 형성된 반도체 기판을 반응실에 도입하여, 상기 반응실내가 1O-6Torr 이하의 고진공이 되도록 배기하는 단계, 및상기 반응실내에 원료가스를 흘려, 원료가스 분압이 1O-2Torr 이하의 압력하에서 상기 양자 세선의 기상 성장을 하게 하는 단계를 포함하는 양자 세선의 제조방법.
- 제2항에 있어서, 상기 양자 세선을 에피택셜 성장시키는 공정이상기 반도체 노출부가 형성된 반도체 기판을 반응실에 도입하여, 상기 반응실내가 1O-6Torr 이하의 고진공이 되도록 배기하는 단계, 및상기 반응실내에 원료가스를 흘려, 그 원료가스 분압이 10-2Torr 이하인 압력하에서, 상기 양자 세선의 기상 성장을 하게 하는 단계를 포함하는 양자 세선의 제조방법.
- 제3항에 있어서, 상기 원료가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2c12) 또는 테트라클로로실란(SiCl4)중 어느 하나를 이용하여, 상기 양자 세선으로서 실리콘 세선을 형성하는 양자 세선의 제조방법.
- 제4항에 있어서, 상기 원료가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2cl2) 또는 테트라클로로실란(SiC14)중 어느 하나를 이용하여, 상기 양자 세선으로서 실리콘 세선을 형성하는 양자 세선의 제조방법.
- 제3항에 있어서, 상기 원료가스로서, 모노게르만(GeH4), 디게르만(Ge2H6) 또는 사불화게르마늄(GeF4)중 어느 하나를 이용하여, 상기 양자 세선으로서 게르마늄 세선을 형성하는 양자 세선의 제조방법.
- 제4항에 있어서, 상기 원료가스로서, 모노게르만(GeH4), 디게르만(Ge2H6) 또는 사불화게르마늄(GeF4)중 어느 하나를 이용하여, 상기 양자 세선으로서 게르마늄 세선을 형성하는 양자 세선의 제조방법.
- 제3항에 있어서, 상기 원료가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2cl2) 및 테트라클로로실란(SiCl4)중 어느 하나와, 모노게르만(GeH4), 디게르만(Ge2H6) 및 사불화게르마늄(GeF4)중 어느 하나와의 혼합가스를 이용하여, 상기 양자 세선으로서 실리콘 게르마늄 세선을 형성하는 양자 세선의 제조방법.
- 제4항에 있어서, 상기 원료가스로서 모노실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2c12) 및 테트라클로로실란(SiC14)중 어느 하나와, 모노게르만(GeH4), 디게르만(Ge2H6) 및 사불화게르마늄(GeF4)중 어느 하나와의 혼합가스를 이용하여, 상기 양자 세선으로서 실리콘 게르마늄 세선을 형성하는 양자 세선의 제조방법.
- 제3항에 있어서, 유기 알루미늄을 이용하여, 상기 양자 세선으로서 알루미늄 세선을 형성하는 양자 세선의 제조방법.
- 제4항에 있어서, 유기 알루미늄을 이용하여, 상기 양자 세선으로서 알루미늄 세선을 형성하는 양자 세선의 제조방법.
- 소스 영역(58); 드레인 영역(59); 상기 소스 영역(58)과 드레인 영역(59)과의 사이에 위치하는 채널 영역(60); 상기 채널 영역(60)에 흐르는 채널전류를 제어하는 게이트 영역(57); 상기 게이트 영역(57)과 채널 영역(60)과의 사이에 위치하는 부유 게이트 영역(55); 상기 부유 게이트 영역(55)과 상기 게이트 영역(57)과의 사이에 위치하는 제1절연막(56); 및 상기 채널 영역(60)과 상기 부유 게이트 영역(55)과의 사이에 위치하는 제2절연막(54)을 갖고,상기 부유 게이트 영역(55)은 제1항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(55)으로 구성되어 있는 반도체 소자.
- 소스 영역(58); 드레인 영역(59); 상기 소스 영역(58)과 드레인 영역(59)과의 사이에 위치하는 채널 영역(60); 상기 채널 영역(60)에 흐르는 채널전류를 제어하는 게이트 영역(57); 상기 게이트 영역(57)과 채널 영역(60)과의 사이에 위치하는 부유 게이트 영역(55); 상기 부유 게이트 영역(55)과 상기 게이트 영역(57)과의 사이에 위치하는 제1절연막(56); 및 상기 채널 영역(60)과 상기 부유 게이트 영역(55)과의 사이에 위치하는 제2절연막(54)을 갖고,상기 부유 게이트 영역(55)은 제2항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(55)으로 구성되어 있는 반도체 소자.
- 소스 영역(66); 드레인 영역(67); 상기 소스 영역(66)과 드레인 영역(67)과의 사이에 위치하는 채널 영역(68); 상기 채널 영역(68)에 흐르는 채널전류를 제어하는 게이트 영역(65); 상기 채널 영역(68)과 게이트 영역(65)과의 사이에 위치하는 게이트 절연막(64)을 갖고,상기 채널 영역(68)은 제1항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(63)으로 구성되어 있는 반도체 소자.
- 소스 영역(66); 드레인 영역(67); 상기 소스 영역(66)과 드레인 영역(67)과의 사이에 위치하는 채널 영역(68); 상기 채널 영역(68)에 흐르는 채널전류를 제어하는 게이트 영역(65); 상기 채널 영역(68)과 게이트 영역(65)과의 사이에 위치하는 게이트 절연막(64)을 갖고,상기 채널 영역(68)은 제2항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(63)으로 구성되어 있는 반도체 소자.
- 제1항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(73);상기 양자 세선을 사이에 두고 적층된 제1절연막(74) 및 제2절연막(72);상기 제1절연막(74)상에 형성된 제1전극(75); 및상기 제2절연막(72)상에 형성된 제2전극(71)을 포함하고,상기 제1전극(75)과 제2전극(71)과의 사이에 전압을 인가할 때 상기 양자 세선이 발광하는 반도체 소자.
- 제2항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(73);상기 양자 세선을 사이에 두고 적층된 제1절연막(74) 및 제2절연막(72);상기 제1절연막(74)상에 형성된 제1전극(75); 및상기 제2절연막(72)상에 형성된 제2전극(71)을 포함하고,상기 제1전극(75)과 제2전극(71)과의 사이에 전압을 인가할 때 상기 양자 세선이 발광하는 반도체 소자.
- 제1항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(83);상기 양자 세선(83)의 일부에 형성된 N형 불순물 영역(85); 및상기 양자 세선(83)에 상기 N형 불순물 영역(85)과 접촉하여 형성된 P형 불순물 영역(86)을 포함하고,상기 N형 불순물 영역(85)과 P형 불순물 영역(86)과의 사이에 전압을 인가할 때 상기 양자 세선에 있어서의 양 불순물 영역(85,86)의 접합부분이 발광하는 반도체 소자.
- 제1항에 기재된 양자 세선의 제조방법에 의해서 형성된 양자 세선(104)을 갖고,상기 양자 세선(104)에 있어서의 제1 영역의 금지 밴드 폭(106)은 상기 제1 영역의 양 측에 위치하는 2개의 제2 영역(104a, 104b)의 금지 밴드 폭에 비하여 작게 되어 있고, 상기 두 제2 영역(104a, 104b)의 사이에 전압을 인가할 때 상기 제1 영역(106)이 발광하는 반도체 소자.
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