KR20190037068A - 차등층 형성 프로세스 및 그에 의해 형성되는 구조물 - Google Patents

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Abstract

반도체 디바이스 내에 접촉 에칭 저지층(CESL)과 같은 차등층을 형성하는 방법들이, 방법들에 의해 형성되는 구조물들과 함께 본원에서 설명된다. 실시예에서, 구조물은 기판 상의 활성 구역, 활성 구역 위의 게이트 구조물, 게이트 구조물의 측벽을 따르는 게이트 스페이서, 및 차등 에칭 저지층을 포함한다. 차등 에칭 저지층은 게이트 스페이서의 측벽을 따르는 제 1 부분을 갖고 소스/드레인 영역의 상단 표면 위의 제 2 부분을 갖는다. 제 1 부분의 제 1 두께는 게이트 스페이서의 측벽에 수직인 방향이고, 제 2 부분의 제 2 두께는 소스/드레인 영역의 상단 표면에 수직인 방향이다. 제 2 두께는 제1 두께보다 크다.

Description

차등층 형성 프로세스 및 그에 의해 형성되는 구조물{DIFFERENTIAL LAYER FORMATION PROCESSES AND STRUCTURES FORMED THEREBY}
본 출원은 그 전체가 참조로서 본원에 포함되는, 2017년 9월 28일에 출원되고 “차등층 형성 프로세스 및 그에 의해 형성되는 구조물”로 명칭된 미국 특허 가출원 제 62/564,760 호의 이익을 주장하며 이 가출원을 우선권으로 주장한다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하기 위해 나노미터 기술 프로세스 노드들로 진보해옴에 따라, 제조 및 설계 문제들 모두로부터의 도전과제들은 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; FinFET)와 같은 삼차원 설계들의 개발을 초래시켜왔다. FinFET 디바이스들은 일반적으로, 채널 및 소스/드레인 영역들이 형성되고 높은 애스팩트비(aspect ratio)들을 갖는 반도체 핀들을 포함한다. 더 빠르고, 더 신뢰할 수 있으며, 더 잘 제어되는 반도체 트랜지스터 디바이스들을 생산하기 위해, 핀 구조물의 측부들을 따라 그리고 핀 구조물 위에 게이트가 형성되어(예를 들어, 핀 구조물을 둘러쌈) 채널의 증가된 표면적의 이점을 이용한다. 그러나, 스케일링에 있어서의 감소에 따라 새로운 도전과제들이 제시된다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 예시적인 단순화된 핀 전계 효과 트랜지스터(FinFET)들의 3차원도이다.
도 2A, 도 2B, 도 3A, 도 3B, 도 4A, 도 4B, 도 5A, 도 5B, 도 6A, 도 6B, 도 7A, 도 7B, 도 8A, 도 8B, 도 9A, 도 9B, 도 10A, 도 10B, 도 11A, 도 11B, 및 도 12A, 도 12B는 일부 실시예들에 따른 반도체 디바이스를 형성하는 예시적인 프로세스에서의 중간 스테이지들에서의 각각의 중간 구조물들의 단면도들이다.
도 13A, 도 13B, 도 14A, 도 14B, 도 15A, 도 15B, 및 도 16A 및 도 16B는 일부 실시예들에 따른 반도체 디바이스를 형성하는 다른 예시적인 프로세스에서의 중간 스테이지들에서의 각각의 중간 구조물들의 단면도들이다.
도 17, 도 18, 도 19, 및 도 20은 일부 실시예들에 따른 반도체 디바이스 내에 차등 접촉 에칭 저지층(Contact Etch Stop Layer; CESL)을 형성하는 예시적인 플라즈마 강화 원자층 증착(Plasma Enhanced Atomic Layer Deposition; PEALD) 프로세스에서의 중간 스테이지들에서의 각각의 중간 구조물들의 단면도들이다.
도 21은 일부 실시예들에 따른 도 17 내지 도 20의 예시적인 PEALD 프로세스의 흐름도이다.
도 22는 일부 실시예들에 따른 인시츄(in situ) 플라즈마 활성화를 이용하는 예시적인 화학적 기상 증착(Chemical Vapor Deposition; CVD) 프로세스의 흐름도이다.
도 23은 일부 실시예들에 다른 반도체 디바이스 내의 차등 CESL의 단면도이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 요소(component)들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
가령 핀 전계 효과 트랜지스터(FinFET)를 포함하는 반도체 디바이스 내에 접촉 에칭 저지층(CESL)과 같은 차등층을 형성하는 방법들이, 방법들에 의해 형성되는 구조물들과 함께 본원에서 설명된다. 일반적으로, (예를 들어, 수평 요소를 갖는 상단 표면 상의) 차등층의 일부 부분들이 [예를 들어, 현저한(significant) 수평 요소가 없는 수직 표면 상의] 다른 부분들보다 큰 비율(rate)로 퇴적되도록 하는 방향성 플라즈마 활성화 프로세스가 구현된다. 따라서, 차등층의 일부 부분들은 차등층의 다른 부분들보다 큰 두께를 가질 수 있다. 차등층은, 다른 가능한 장점들 중에서도, 소스/드레인 영역들의 더 큰 보호를 허용할 수 있고/있거나 다른 성분들 또는 피처들의 형성에 대한 프로세스 윈도우를 증가시킬 수 있다.
본원에서 설명되는 예시적인 실시예들은 FinFET들 상에 CESL을 형성하는 맥락으로 설명된다. 본 개시의 일부 양태들의 구현예들은 에칭 저지층이 아닌 층을 형성하기 위해 사용될 수 있다. 본 개시의 일부 양태들의 구현예들은 다른 프로세스들에서, 다른 디바이스들에서, 그리고/또는 다른 층들에 대해 사용될 수 있다. 예를 들어, 다른 예시적인 디바이스들은 평면형 FET들, 수평 게이트 올 어라운드(Horizontal Gate All Around; HGAA) FET들, 수직 게이트 올 어라운드(Vertical Gate All Around; VGAA) FET들, 및 다른 디바이스들을 포함할 수 있다. 예시적인 방법들 및 구조물들의 일부 변형예들이 설명된다. 당업자는 행해질 수 있는 다른 변형예들이 다른 실시예들의 범위 내에서 고려될 수 있다는 점을 쉽게 이해할 것이다. 방법 실시예들이 특정한 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고 본원에서 설명되는 단계들보다 적거나 많은 단계들을 포함할 수 있다.
도 1은 단순화된 FinFET들(40)의 예시를 3차원도로 예시한다. 도 1 내에 예시되지 않거나 도 1과 관련하여 설명되지 않은 다른 양태들은 이어지는 도면들 및 설명으로부터 명백해질 수 있다. 도 1 내의 구조물은 4개의 트랜지스터들과 같이, 예를 들어 1개 이상의 트랜지스터로서 동작하는 방식으로 전기적으로 연결되거나 또는 커플링될 수 있다.
FinFET들(40)은 기판(42) 상의 핀들(46a 및 46b)을 포함한다. 기판(42)은 격리 영역들(44)을 포함하고, 핀들(46a 및 46b)은 이웃하는 격리 영역들(44) 위로 그리고 이웃하는 격리 영역들(44) 사이로부터 각각 돌출된다. 핀들(46a 및 46b)의 측벽들을 따라 그리고 핀들(46a 및 46b)의 최상면들 위에 게이트 유전체들(48a 및 48b)이 있고, 게이트 유전체들(48a 및 48b) 위에 게이트 전극들(50a 및 50b)이 각각 있다. 핀들(46a 및 46b)의 각각의 영역들에 소스/드레인 영역들(52a 내지 52f)이 배치된다. 소스/드레인 영역들(52a 및 52b)은 게이트 유전체(48a) 및 게이트 전극(50a)에 대한 핀(46a)의 양측 영역들에 배치된다. 소스/드레인 영역들(52b 및 52c)은 게이트 유전체(48b) 및 게이트 전극(50b)에 대한 핀(46a)의 양측 영역들에 배치된다. 소스/드레인 영역들(52d 및 52e)은 게이트 유전체(48a) 및 게이트 전극(50a)에 대한 핀(46b)의 양측 영역들에 배치된다. 소스/드레인 영역들(52e 및 52f)은 게이트 유전체(48b) 및 게이트 전극(50b)에 대한 핀(46b)의 양측 영역들에 배치된다.
몇몇 예시들에서, 4개의 트랜지스터들은, (1) 소스/드레인 영역들(52a 및 52b), 게이트 유전체(48a), 및 게이트 전극(50a); (2) 소스/드레인 영역들(52b 및 52c), 게이트 유전체(48b), 및 게이트 전극(50b); (3) 소스/드레인 영역들(52d 및 52e), 게이트 유전체(48a), 및 게이트 전극(50a); 및 (4) 소스/드레인 영역들(52e 및 52f), 게이트 유전체(48b), 및 게이트 전극(50b)에 의해 구현될 수 있다. 나타내어진 바와 같이, 일부 소스/드레인 영역들은 다양한 트랜지스터들 사이에서 공유될 수 있고, 공유되는 것으로서 예시되지 않은 다른 소스/드레인 영역들은, 예를 들어 예시되지 않은 이웃하는 트랜지스터들과 공유될 수 있다. 일부 예시들에서, 소스/드레인 영역들 중 다양한 소스/드레인 영역들은 FinFET들이 2개의 기능적 트랜지스터들로서 구현되도록 함께 연결되거나 또는 커플링될 수 있다. 예를 들어, (예를 들어, 양측과 반대로) 이웃하는 소스/드레인 영역들(52a 내지 52f)이 가령 에피택셜 성장에 의해 영역들을 합치는 것(coalescing)[예를 들어, 소스/드레인 영역들(52a 및 52d)이 합쳐짐, 소스/드레인 영역들(52b 및 52e)이 합쳐짐 등]을 통해 전기적으로 연결되면, 2개의 기능적 트랜지스터들이 구현될 수 있다. 다른 예시들에서의 다른 구성들이 다른 개수의 기능적 트랜지스터들을 구현할 수 있다.
도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A)은 양측 소스/드레인 영역들(52a 내지 52c) 사이의 핀(46a) 내의, 예를 들어 채널들을 따르는 평면 내에 있다. 단면(B-B)은 단면(A-A)에 수직인 평면 내에 있고, 핀(46a) 내의 소스/드레인 영역(52a)을 가로지르며 핀(46b) 내의 소스/드레인 영역(52d)을 가로지른다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다. “A” 표시로 끝나는 이어지는 도면들은 단면(A-A)에 대응하는 프로세싱의 다양한 경우들에서의 단면도들을 예시하고, “B” 표시로 끝나는 이어지는 도면들은 단면(B-B)에 대응하는 프로세싱의 다양한 경우들에서의 단면도들을 예시한다. 일부 도면들에서, 그 도면들 내에 예시된 성분들 또는 피처들의 일부 참조 번호들은 다른 요소들 또는 피처들을 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이는 도면들을 쉽게 나타내기 위한 것이다.
도 2A, 도 2B 내지 도 12A, 도 12B는 일부 실시예들에 따른 반도체 디바이스를 형성하는 예시적인 프로세스에서의 중간 스테이지들에서의 각각의 중간 구조물들의 단면도들이다. 도 2A, 도 2B 내지 도 10A, 도 10B의 양태들은 본원에서 설명되는 바와 같은 게이트 퍼스트(gate-first) 프로세스에 그리고 대체 게이트 프로세스에 적용가능하다. 도 11A, 도 11B 및 도 12A, 도 12B는 본원에서 설명되는 바와 같은 게이트 퍼스트 프로세스의 추가적 양태들을 예시한다.
도 2A 및 도 2B는 반도체 기판(70)을 예시한다. 반도체 기판(70)은 [예를 들어, p형(p-type) 또는 n형(n-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 이들을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료층을 포함한다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 반도체 기판의 반도체 재료는 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 원소(elemental) 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 또는 인듐 안티몬을 포함하는 화합물(compound) 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3A 및 도 3B는 반도체 기판(70) 내의 핀들(74)의 형성을 예시한다. 몇몇 예시에서, 핀들(74)을 형성하는데 마스크(72)(예를 들어, 하드 마스크)가 사용된다. 예를 들어, 반도체 기판(70) 위에 하나 이상의 마스크층이 퇴적되고, 이어서 하나 이상의 마스크층이 마스크(72)로 패터닝된다. 일부 예시들에서, 하나 이상의 마스크층은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, 화학적 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(ALD), 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 하나 이상의 마스크층은 포토리소그래피를 사용하여 패터닝될 수 있다. 예를 들어, 가령 스핀온 코팅(spin-on coating)을 사용함으로써 하나 이상의 마스크층 상에 포토레지스트가 형성될 수 있고, 적절한 포토마스크를 사용하여 포토레지스트를 광에 노출시킴으로써 패터닝될 수 있다. 이어서 포지티브 또는 네거티브 레지스트가 사용되었는지의 여부에 따라 포토레지스트의 노광된 또는 노광되지 않은 부분들이 제거될 수 있다. 이어서 가령 적절한 에칭 프로세스를 사용함으로써 하나 이상의 마스크층에 포토레지스트의 패턴이 전사될 수 있고, 이는 마스크(72)를 형성한다. 에칭 프로세스는 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 유도 결합 플라즈마(inductive coupled plasma; ICP) 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 후속하여, 예를 들어 애싱(ashing) 또는 습식 스트립 프로세스들에서 포토레지스트가 제거된다.
마스크(72)를 사용하여, 반도체 기판(70)이 에칭될 수 있고 이웃하는 핀들(74)의 쌍들 사이에 트렌치들(76)이 형성되며 핀들(74)이 반도체 기판(70)으로부터 돌출된다. 에칭 프로세스는 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다.
도 4A 및 도 4B는 각각이 대응하는 트렌치(76) 내에 있는 격리 영역들(78)의 형성을 예시한다. 격리 영역들(78)은 (실리콘 산화물과 같은) 산화물, 질화물 등, 또는 이들의 조합과 같은 절연 재료일 수 있거나 또는 절연 재료를 포함할 수 있고, 절연 재료는 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 리모트(remote) 플라즈마 시스템에서의 CVD 기반 재료 퇴적 및 이 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링(curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 격리 영역들(78)은 FCVD 프로세스에 의해 형성되는 실리콘 산화물을 포함한다. 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은 평탄화 프로세스가 [예를 들어, 트렌치들(76)을 에칭하고 핀들(74)을 형성하기 위해 사용된] 임의의 과잉 절연 재료 및 임의의 남아있는 마스크를 제거하여 절연 재료의 최상면들 및 핀들(74)의 최상면들을 동일 평면 상에 있도록 형성할 수 있다. 이어서 절연 재료가 리세싱되어 격리 영역들(78)을 형성할 수 있다. 절연 재료가 리세싱되어 이웃하는 격리 영역들(78) 사이로부터 핀들(78)이 돌출되고, 이는 적어도 부분적으로 핀들(74)을 반도체 기판(70) 상의 활성 구역들로서 지정할 수 있게 한다. 절연 재료는 절연 재료의 재료에 대해 선택적인 에칭 프로세스와 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 어플라이드 머티어리얼즈 SICONI 툴 또는 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 화학적 산화물 제거가 사용될 수 있다. 또한, 격리 영역들(78)의 최상면들은, 에칭 프로세스로부터 초래될 수 있는, 예시된 바와 같은 평면, 볼록면, (접시와 같은) 오목면, 또는 이들의 조합을 가질 수 있다.
당업자는, 도 2A, 도 2B 내지 도 4A, 도 4B와 관련하여 설명된 프로세스들이, 어떻게 핀들(52)이 형성될 수 있는지의 예시들일 뿐이라는 점을 쉽게 이해할 것이다. 다른 실시예들에서, 반도체 기판(70)의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있으며, 트렌치들 내에 호모에피택셜(homoepitaxial) 구조물들이 에피택셜방식으로(epitaxially) 성장될 수 있고, 유전체층이 리세싱되어 유전체층으로부터 호모에피택셜 구조물들이 돌출되어 핀들을 형성할 수 있다. 또 다른 실시예들에서, 핀들용으로 헤테로에피택셜(heteroepitaxial) 구조물들이 사용될 수 있다. 예를 들어, [격리 영역들(78)의 절연 재료를 평탄화한 후에 그리고 절연 재료를 리세싱하기 전에] 핀들(74)이 리세싱될 수 있고, 그 위치에서 핀들과는 상이한 재료가 에피택셜방식으로 성장될 수 있다. 또 다른 실시예에서, 반도체 기판(70)의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있으며, 반도체 기판(70)과는 상이한 재료를 사용하여 트렌치들 내에 헤테로에피택셜 구조물들이 에피택셜방식으로 성장될 수 있고, 유전체층이 리세싱되어 유전체층으로부터 헤테로에피택셜 구조물들이 돌출되어 핀들을 형성할 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물들이 에피택셜방식으로 성장되는 일부 실시예들에서, 성장되는 재료들은 성장 동안 인시츄 도핑될 수 있고, 이는 핀들의 사전 주입을 생략시킬 수 있지만 인시츄 및 주입 도핑은 함께 사용될 수 있다. 또한 계속해서, p형 디바이스용 재료와는 상이한 n형 디바이스용 재료를 에피택셜방식으로 성장시키는 것이 바람직할 수 있다.
도 5A 및 도 5B는 핀들(74) 상의 게이트 스택들의 형성을 예시한다. 핀들(74) 위에 게이트 스택들이 있고 핀들(74)에 수직으로 좌우로(laterally) 연장된다. 각각의 게이트 스택은 유전체층(80), 게이트층(82), 및 마스크(84)를 포함한다. 게이트 스택들은 게이트 퍼스트 프로세스에서 가용(operational) 게이트 스택들일 수 있고 대체 게이트 프로세스에서 더미 게이트 스택들일 수 있다.
게이트 퍼스트 프로세스에서, 유전체층(80)은 게이트 유전체일 수 있고, 게이트층(82)은 게이트 전극일 수 있다. 게이트 스택들에 대한 게이트 유전체들, 게이트 전극들, 및 마스크(84)는 각각의 층들을 순차적으로 형성하고, 이어서 이들 층들을 게이트 스택들로 패터닝함으로써 형성될 수 있다. 예를 들어, 게이트 유전체들용 층은 실리콘 산화물, 실리콘 질화물, 하이 k(high-k) 유전체 재료 등, 또는 이들의 다중층들일 수 있거나 이들을 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 또는 금속 산화물, 이들의 다중층들, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체들용 층은 가령 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), ALD, 분자 빔 증착(molecular-beam deposition; MBD), 또는 다른 퇴적 기술에 의해 핀들(74) 상에 열적으로 그리고/또는 화학적으로 성장되거나 컨포멀하게(conformally) 퇴적될 수 있다. 게이트 유전체들용 층은 실리콘(예를 들어, 도핑되거나 도핑되지 않을 수 있는 폴리실리콘), (티타늄, 텅스텐, 알루미늄, 루테늄 등과 같은) 금속 함유 재료, 또는 (규화물 또는 이들의 다중층들과 같은) 이들의 조합일 수 있거나 이들을 포함할 수 있다. 게이트 전극들용 층은 CVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 마스크(84)용 층은 CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 이어서, 예를 들어 위에서 설명된 것과 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 마스크(84)용 층, 게이트 전극들용 층, 및 게이트 유전체들용 층이 패터닝되어 각각의 게이트 스택에 대한 마스크(84), 게이트층들(82), 및 유전체층들(80)을 형성할 수 있다.
대체 게이트 프로세스에서, 유전체층(80)은 계면 유전체일 수 있고, 게이트층(82)은 더미 게이트일 수 있다. 게이트 스택들에 대한 계면 유전체, 더미 게이트, 및 마스크(84)는 각각의 층들을 순차적으로 형성하고, 이어서 이들 층들을 게이트 스택들로 패터닝함으로써 형성될 수 있다. 예를 들어, 계면 유전체들용 층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다중층들일 수 있거나 이들을 포함할 수 있으며, 가령 PECVD, ALD, 또는 다른 퇴적 기술에 의해 핀들(74) 상에 열적으로 그리고/또는 화학적으로 성장되거나 또는 컨포멀하게 퇴적될 수 있다. 더미 게이트들용 층은 CVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘(예를 들어, 폴리실리콘) 또는 다른 재료일 수 있거나 이들을 포함할 수 있다. 마스크(84)용 층은 CVD, PVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적되는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 이어서, 예를 들어 위에서 설명된 것과 같은 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 마스크(84)용 층, 더미 게이트들용 층, 및 계면 유전체들용 층이 패터닝되어 각각의 게이트 스택에 대한 마스크(84), 게이트층(82), 및 유전체층들(80)을 형성할 수 있다.
일부 실시예들에서, 게이트 스택들을 형성한 후, 활성 구역들 내에 경도핑된 드레인(lightly doped drain; LDD) 영역들(구체적으로 예시되지는 않음)이 형성될 수 있다. 예를 들어, 게이트 스택들을 마스크들로서 사용하여 활성 구역들 내에 도펀트들이 주입될 수 있다. 예시적인 도펀트들은, 다른 도펀트들이 사용될 수 있지만, 예를 들어 p형 디바이스에 대한 붕소 그리고 n형 디바이스에 대한 인 또는 비소일 수 있거나 이들을 포함할 수 있다. LDD 영역들은 약 1015 cm-3 내지 약 1017 cm-3 범위 내의 도펀트 농도를 가질 수 있다.
도 6A 및 도 6B는 게이트 스페이서들(86)의 형성을 예시한다. 게이트 스페이서들(86)은 게이트 스택들의 측벽들[예를 들어, 유전체층(80), 게이트층(82), 및 마스크(84)의 측벽들]을 따라 그리고 핀들(74) 위에 형성된다. 또한, 예를 들어, 격리 영역들(78) 위의 핀들(74)의 높이에 따라, 잔여 게이트 스페이서들(86)이 핀들(74)의 측벽들을 따라 형성될 수 있다. 게이트 스페이서들(86)은, 예를 들어 게이트 스페이서들(86)용의 하나 이상의 층을 컨포멀하게 퇴적시키고 하나 이상의 층을 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서들(86)용의 하나 이상의 층은 실리콘 탄소 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물 등, 이들의 다중층들, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, CVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 에칭 프로세스는 RIE, NBE, 또는 다른 에칭 프로세스를 포함할 수 있다.
도 7A 및 도 7B는 소스/드레인 영역들에 대한 리세스들(90)의 형성을 예시한다. 예시된 바와 같이, 리세스들(90)은 게이트 스택들의 양 측부들에 핀들(74) 내에 형성된다. 리세싱은 에칭 프로세스에 의한 것일 수 있다. 에칭 프로세스는 등방성(isotropic) 또는 이방성일 수 있고, 또는 반도체 기판(70)의 하나 이상의 결정질 평면에 대해 또한 선택적일 수 있다. 따라서, 리세스들(90)은 구현되는 에칭 프로세스에 기반하여 다양한 단면 프로파일들을 가질 수 있다. 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭, 또는 가령 TMAH(tetramethyalammonium hydroxide), NH4OH(ammonium hydroxide) 또는 다른 에천트를 사용하는 습식 에칭일 수 있다.
도 8A 및 도 8B는 리세스들(90) 내의 에피택시 소스/드레인 영역들(92)의 형성을 예시한다. 에피택시 소스/드레인 영역들(92)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 대략 0 내지 100 사이일 수 있음), 실리콘 탄화물, 실리콘 인, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피택시 소스/드레인 영역들(92)은 가령 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등, 또는 이들의 조합에 의해, 리세스들(90) 내에 재료를 에피택셜방식으로 성장시킴으로써 리세스들(90) 내에 형성될 수 있다. 도 8A 및 도 8B에 예시된 바와 같이, 격리 영역들(78)에 의한 차단(blocking)으로 인해, 먼저 리세스들(90) 내에 에피택시 소스/드레인 영역들(92)이 수직으로 성장되는 동안 에피택시 소스/드레인 영역들(92)은 수평으로 성장되지 않는다. 리세스들(90)이 완전히 충전된 후, 에피택시 소스/드레인 영역들(92)은 수직 및 수평 둘 다로 성장되어 반도체 기판(70)의 결정질 평면들에 대응할 수 있는 패싯(facet)들을 형성할 수 있다. 일부 예시들에서, p형 디바이스들 및 n형 디바이스들에 대해 에피택시 소스/드레인 영역들에 상이한 재료들이 사용된다. 리세싱 또는 에피택셜 성장 동안의 적절한 마스킹은 상이한 재료들이 상이한 디바이스들에 사용되도록 할 수 있다.
당업자는, 도 7A, 도 7B 및 도 8A, 도 8B의 리세싱 및 에피택셜 성장이 생략될 수 있고, 마스크들로서 게이트 스택들 및 게이트 스페이서들(86)을 사용하여 핀들(74) 내에 도펀트들을 주입함으로써 소스/드레인 영역들이 형성될 수 있다는 점을 쉽게 이해할 것이다. 에피택시 소스/드레인 영역들(92)이 구현되는 일부 예시들에서, 에피택시 소스/드레인 영역들(92)은 또한, 가령 에피택시 성장 동안의 인시츄 도핑에 의해 그리고/또는 에피택시 성장 후 에피택시 소스/드레인 영역들(92) 내에 도펀트들을 주입함으로써 도핑될 수 있다. 예시적인 도펀트들은 다른 도펀트들이 사용될 수 있지만, 예를 들어 p형 디바이스에 대한 붕소 그리고 n형 디바이스에 대한 인 또는 비소일 수 있거나 이들을 포함할 수 있다. 에피택시 소스/드레인 영역들(92)(또는 다른 소스/드레인 영역)은 약 1019 cm-3 내지 약 1021 cm-3 범위 내의 도펀트 농도를 가질 수 있다. 따라서, 도핑에 의해(예를 들어, 적절하다면 에피택셜 성장 동안의 주입 및/또는 인시츄에 의해) 그리고/또는 적절하다면 에피택셜 성장에 의해 소스/드레인 영역이 지정될 수 있고, 이는 소스/드레인 영역이 지정되는 활성 구역을 또한 지정할 수 있다.
도 9A 및 도 9B는 차등 접촉 에칭 저지층(CESL)(96)의 형성을 예시한다. 일반적으로, 에칭 저지층은, 예를 들어 접촉부들 또는 비아들을 형성할 때 에칭 프로세스를 저지하기 위한 메커니즘을 제공할 수 있다. 에칭 저지층은 인접해 있는 층들 또는 요소들과는 상이한 에칭 선택비(selectivity)를 갖는 유전체 재료로 형성될 수 있다. 차등 CESL(96)은 에피택시 소스/드레인 영역들(92)의 표면들, 게이트 스페이서들(86)의 측벽들과 최상면들, 마스크(84)의 최상면들, 및 격리 영역들(78)의 최상면들 상에 형성된다. 차등 CESL(96)은 수평 부분들(96h) 및 수직 부분들(96v)을 갖는다. 수평 부분들(96h)은, 각각의 수평 요소들을 갖는 지지 표면들 상에 형성된다. 수평 요소들을 갖는 지지 표면들은, 아래에서 더 상세히 설명될 바와 같이, 차등 CESL(96)의 형성 동안 방향성 플라즈마 활성화에 의해 활성화될 수 있다. 수직 부분들(96v)은 현저한 수평 요소를 갖지 않는 지지 표면들(예를 들어, 이들 표면들은 방향성 플라즈마 활성화에 의해 활성화되지 않음) 상에 형성된다. 수평 부분들(96h)은 수직 부분들(96v)의 (예를 들어, 각각의 지지 표면들에 수직인 방향으로의) 두께보다 큰 (예를 들어, 각각의 지지 표면들에 수직인 방향으로의) 두께를 갖는다. 차등 CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 차등 CESL(96)은 플라즈마 강화 ALD(PEALD), CVD, 또는 다른 퇴적 기술과 같은 방향성 플라즈마 활성화를 포함하는 퇴적 프로세스에 의해 퇴적될 수 있다. 예시적인 퇴적 프로세스들 및 차등 CESL(96)의 추가 상세사항들은 가령 도 17 내지 도 23과 관련하여 아래에서 설명된다.
도 10A 및 도 10B는 차등 CESL(96) 위의 제 1 층간 유전체(interlayer dielectric; ILD)(100)의 형성을 예시한다. 제 1 ILD(100)는 실리콘 산화질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glasses), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물(composite) 등, 또는 이들의 조합과 같은 로우 k(low-k) 유전체 재료(예를 들어, 실리콘 이산화물보다 낮은 유전 상수를 갖는 재료), 실리콘 이산화물일 수 있거나 이들을 포함할 수 있다. 층간 유전체는 스핀 온, CVD, FCVD, PECVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
제 1 ILD(100)는 퇴적된 후 가령 CMP에 의해 평탄화될 수 있다. 게이트 퍼스트 프로세스에서, 제 1 ILD(100)의 최상면은 차등 CESL(96) 및 게이트 스택들의 상단 부분들 위에 있을 수 있다. 따라서, 차등 CESL(96)의 상단 부분들은 게이트 스택들 위에 남아있을 수 있다.
도 11A 및 도 11B는, 예시로서 제 1 ILD(100) 및 차등 CESL(96)을 관통하여 에피택시 소스/드레인 영역들(92)까지 개구부들(102)을 형성하여 에피택시 소스/드레인 영역들(92)의 적어도 일부를 노출시키는 것을 예시한다. 제 1 ILD(100) 및 차등 CESL(96)은, 예를 들어 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 개구부들(102)로 패터닝될 수 있다.
도 12A 및 도 12B는 에피택시 소스/드레인 영역들(92)까지의 개구부들(102) 내의 도전성 피처들(104)의 형성을 예시한다. 도전성 피처들(104)은, 예를 들어 접착 및/또는 배리어(barrier)층, 및 접착 및/또는 배리어층 상의 도전성 재료를 포함할 수 있다. 일부 예시들에서, 도전성 피처들(104)은 예시된 바와 같이 에피택시 소스/드레인 영역들(92) 상의 규화물 영역들(106)을 포함할 수 있다. 개구부들(102) 내에 그리고 제 1 ILD(100) 위에 접착 및/또는 배리어층이 컨포멀하게 퇴적될 수 있다. 접촉 및/또는 배리어층은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 탄탈륨 산화물 등 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 에피택시 소스/드레인 영역들(92)의 상단 부분들을 접착 및/또는 배리어층과 반응시킴으로써 에피택시 소스/드레인 영역들(92)의 상단 부분들 상에 규화물 영역들(106)이 형성될 수 있다. 접착 및/또는 배리어층과의 에피택시 소스/드레인 영역들(92)의 반응을 용이하기 위해 어닐링이 수행될 수 있다.
접착 및/또는 배리어층 상에 도전성 재료가 퇴적되고 개구부들(102)을 충전할 수 있다. 도전성 재료는, 예를 들어 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, ALD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 도전성 피처들(104)의 재료가 퇴적된 후, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과잉 재료가 제거될 수 있다. 평탄화 프로세스는 제 1 ILD(100)의 최상면 위로부터 도전성 피처들(104)의 과잉 재료를 제거할 수 있다. 따라서, 도전성 피처들(104) 및 제 1 ILD(100)의 최상면들은 동일 평면 상에 있을 수 있다. 도전성 피처들(104)은 접촉부들, 플러그들 등일 수 있거나 이들로 지칭될 수 있다.
도 13A, 도 13B 내지 도 16A, 도 16B는 일부 실시예들에 따른 반도체 디바이스를 형성하는 다른 예시적인 프로세스에서의 중간 스테이지들에서의 각각의 중간 구조물들의 단면도들이다. 도 13A, 도 13B 및 도 16A, 도 16B는 본원에서 설명되는 바와 같은 대체 게이트 프로세스의 추가 양태들을 예시한다. 프로세싱은 도 2A, 도 2B 내지 도 10A, 도 10B와 관련하여 위에서 설명된 바와 같이 먼저 수행된다.
도 13A 및 도 13B는 대체 게이트 구조물들로의 게이트 스택들의 대체를 예시한다. 게이트층들(82)의 최상면들과 동일 평면 상에 있는 최상면들을 갖는 제 1 ILD(100) 및 차등 CESL(96)이 형성된다. 제 1 ILD(100) 및 차등 CESL(96)의 최상면을 게이트층들(82)의 최상면들과 동일한 높이가 되도록 하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. CMP는 또한, 게이트층들(82) 상의 마스크들(84)[그리고, 일부 예들에서 게이트 스페이서들(86)의 상단 부분들]을 제거할 수 있다. 따라서, 제 1 ILD(100) 및 차등 CESL(96)이 관통되어 게이트층들(82)의 최상면들이 노출된다.
제 1 ILD(100) 및 차등 CESL(96)이 관통되어 게이트층들(82)이 노출되면, 가령 하나 이상의 에칭 프로세스에 의해 게이트층들(82) 및 유전체층들(80)이 제거된다. 게이트층들(82)에 대해 선택적인 에칭 프로세스에 의해 게이트층들(82)이 제거될 수 있고 - 유전체층들(80)이 에칭 저지층들로서 역할함 - , 후속하여 유전체층들(80)에 대해 선택적인 상이한 에칭 프로세스에 의해 유전체층들(80)이 제거될 수 있다. 에칭 프로세스들은, 예를 들어 RIE, NBE, 습식 에칭, 또는 다른 에칭 프로세스일 수 있다. 게이트 스택들이 제거된 게이트 스페이서들(86) 사이에 리세스들이 형성되고, 리세스들을 통해 핀들(74)의 채널 영역들이 노출된다.
게이트 스택들이 제거된 곳에 형성된 리세스들 내에 대체 게이트 구조물들이 형성된다. 대체 게이트 구조물들은 하나 이상의 컨포멀층(120) 및 게이트 전극(122)을 각각 포함한다. 하나 이상의 컨포멀층(120)은 게이트 유전체층을 포함하고 하나 이상의 일함수(work-function) 튜닝층을 포함할 수 있다. 게이트 유전체층은 게이트 스택들이 제거된 리세스들 내에[예를 들어, 격리 영역들(78)의 최상면들 상에, 채널 영역들을 따라 핀들(74)의 측벽들 및 최상면들 상에, 그리고 게이트 스페이서들(86)의 측벽들 상에] 그리고 제 1 ILD(100), 차등 CESL(96), 및 게이트 스페이서들(86)의 최상면들 상에 컨포멀하게 퇴적될 수 있다. 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 재료, 이들의 다중층, 또는 다른 유전체 재료일 수 있거나 이들을 포함할 수 있다. 하이 k 유전체 재료는 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 금속 실리케이트, 또는 이들의 조합을 포함할 수 있다. 게이트 유전체들은 ALD, PECVD, MBD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
이어서, 구현된다면, 게이트 유전체층 상에 일함수 튜닝층이 컨포멀하게 퇴적될 수 있다. 일함수 튜닝층은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, ALD, PECVD, MBD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 제 1 일함수 튜닝층과 유사하게 임의의 추가적인 일함수 튜닝층들이 순차적으로 퇴적될 수 있다.
하나 이상의 컨포멀층(120) 위에 게이트 전극들(122)용 층이 형성된다. 게이트 전극들(122)용 층은 게이트 스택들이 제거된 남아있는 리세스들을 충전할 수 있다. 게이트 전극들(122)용 층은 Co, Ru, Al, W, Cu와 같은 금속 함유 재료, 이들의 다중층들, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 게이트 전극들(122)용 층은 ALD, PECVD, MBD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
제 1 ILD(100), 차등 CESL(96), 및 게이트 스페이서들(86)의 최상면들 위에 있는 하나 이상의 컨포멀층의 부분들 및 게이트 전극들(122)용 층의 부분들 제거된다. 예를 들어, CMP와 같은 평탄화 프로세스가 제 1 ILD(100), 차등 CESL(96), 및 게이트 스페이서들(86)의 최상면들 위에 있는 하나 이상의 컨포멀층 및 게이트 전극들(122)용 층의 부분들을 제거할 수 있다. 게이트 전극들(122) 및 하나 이상의 선택적 컨포멀층(120)을 포함하는 대체 게이트 구조물들은 따라서 도 13A에 예시된 바와 같이 형성될 수 있다.
도 14A 및 도 14B는 제 1 ILD(100), 대체 게이트 구조물들, 게이트 스페이서들(86), 및 차등 CESL(96) 위의 제 2 ILD(130)의 형성을 예시한다. 예시되지는 않았지만, 일부 예시들에서, 제 1 ILD(100) 위에 에칭 저지층(ESL)이 퇴적될 수 있고, ESL 위에 제 2 ILD(130)이 퇴적될 수 있다. 구현된다면, 에칭 저지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 제 2 ILD(130)은 실리콘 산화질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료와 같은 로우 k 유전체 재료, 실리콘 이산화물, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있다. 제 2 ILD(130)은 스핀 온, CVD, FCVD, PECVD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
도 15A 및 도 15B는, 예시로서 제 2 ILD(130), 제 1 ILD(100), 및 차등 CESL(96)을 관통하여 에피택시 소스/드레인 영역들(92)까지 개구부들(132)을 형성하여 에피택시 소스/드레인 영역들(92)의 적어도 일부를 노출시키는 것을 예시한다. 제 2 ILD(130), 제 1 ILD(100), 및 차등 CESL(96)은, 예를 들어 포토리소그래피 및 하나 이상의 에칭 프로세스를 사용하여 개구부들(132)로 패터닝될 수 있다.
도 16A 및 도 16B는 에피택시 소스/드레인 영역들(92)까지의 개구부들(132) 내의 도전성 피처들(134)의 형성을 예시한다. 도전성 피처들(134)은, 예를 들어 접착 및/또는 배리어층, 및 접착 및/또는 배리어층 상의 도전성 재료를 포함할 수 있다. 일부 예시들에서, 도전성 피처들(134)은 예시된 바와 같이 에피택시 소스/드레인 영역들(92) 상의 규화물 영역들(136)을 포함할 수 있다. 개구부들(132) 내에 그리고 제 2 ILD(130) 위에 접착 및/또는 배리어층이 컨포멀하게 퇴적될 수 있다. 접촉 및/또는 배리어층은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 탄탈륨 산화물 등 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 에피택시 소스/드레인 영역들(92)의 상단 부분들을 접착 및/또는 배리어층과 반응시킴으로써 에피택시 소스/드레인 영역들(92)의 상단 부분들 상에 규화물 영역들(136)이 형성될 수 있다. 접착 및/또는 배리어층과의 에피택시 소스/드레인 영역들(92)의 반응을 용이하기 위해 어닐링이 수행될 수 있다.
접착 및/또는 배리어층 상에 도전성 재료가 퇴적되고 개구부들(132)을 충전할 수 있다. 도전성 재료는, 예를 들어 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합일 수 있거나 이들을 포함할 수 있고, CVD, ALD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 도전성 피처들(134)의 재료가 퇴적된 후, 예를 들어 CMP와 같은 평탄화 프로세스를 사용함으로써 과잉 재료가 제거될 수 있다. 평탄화 프로세스는 제 2 ILD(130)의 최상면 위로부터 도전성 피처들(134)의 과잉 재료를 제거할 수 있다. 따라서, 도전성 피처들(134) 및 제 2 ILD(130)의 최상면들은 동일 평면 상에 있을 수 있다. 도전성 피처들(134)은 접촉부들, 플러그들 등일 수 있거나 이들로 지칭될 수 있다.
도 17 내지 도 20은 일부 실시예들에 따른 반도체 디바이스 내에 차등 CESL을 형성하는 예시적인 플라즈마 강화 ALD(PEALD) 프로세스에서의 중간 스테이지들에서의 각각의 중간 구조물들의 단면도들이다. 도 21은 일부 실시예들에 따른 도 17 내지 도 20의 예시적인 PEALD 프로세스의 흐름도이다. 차등 CESL의 맥락으로 설명되지만, 예시적인 PEALD 프로세스는 ESL이 아닌 층과 같은 임의의 층을 형성하기 위해 사용될 수 있다.
도 17은 도 2A, 도 2B 내지 도 8A, 도 8B와 관련하여 위에서 설명된 프로세싱을 통해 형성된 중간 구조물의 일부분을 예시한다. 중간 구조물은 핀(74), 핀(74) 내에 그리고 게이트 스페이서들(86) 사이에 좌우로 있는 에피택시 소스/드레인 영역(92), 및 게이트 스페이서들(86)을 따르는 마스크(84)를 포함하는 게이트 스택들을 갖는 반도체 기판을 포함한다.
도 18은, 가령 도 21의 동작(202)에서의, PEALD 프로세스에서 제 1 프리커서에의 노출에 의해 중간 구조물 상에 형성된 일분자층(monolayer)을 예시한다. 도 17의 중간 구조물은, 예를 들어 퇴적될 재료에 따라 DCS(dichlorosilane SiH2Cl) 또는 다른 프리커서와 같은 제 1 프리커서에 노출된다. 예시된 예시에서, DCS 프리커서가 사용되고 DCS 프리커서에 노출된 중간 구조물의 외측 표면들을 따라 SiH3의 단분자층을 형성한다. 외측 표면들은 마스크(84)의 최상면들, 게이트 스페이서들(86)의 측벽 및 최상면들, 에피택시 소스/드레인 영역들(92)의 상단 표면들, 및 격리 영역들(78)의 최상면들(도 8B 및 도 9B를 보라)을 포함한다. 다른 예시들에서, 상이한 재료의 단분자층을 형성할 수 있는 상이한 프리커서가 사용될 수 있다. 제 1 프리커서에의 노출에 이어서, 중간 구조물을 제 1 프리커서에 노출시키기 위해 사용된 툴 챔버로부터 제 1 프리커서가 퍼징(purging)될 수 있다.
도 19는 가령 도 21의 동작(204)에서의, 단분자층 상에 수행되는 방향성 플라즈마 활성화(200)를 예시한다. 방향성, 또는 이방성 플라즈마 활성화는 후속 프리커서와의 증가된 반응들을 위해 단분자층의 부분들을 활성화한다. 수평 요소들을 갖는 중간 구조물의 각각의 상단 표면들 상의 단분자층의 부분들이 방향성 플라즈마 활성화(200)에 의해 활성화되는 반면, 수평 요소를 갖지 않는 각각의 표면들 상의 단분자층의 부분들은 방향성 플라즈마 활성화(200)에 의해 활성화되지 않을 수 있다. 표면들의 활성화는 표면의 증가된 수평 요소에 기반하여 증가할 수 있다. 예를 들어, 수평 요소가 없거나 거의 없는 표면들은 활성화되지 않거나 거의 활성화되지 않는 반면, 더 큰 수평 요소를 갖는 표면들은 더 크게 활성화될 수 있다.
예시된 예시에서, 에피택시 소스/드레인 영역들(92)의 상단 표면들은 패싯화되어, 에피택시 소스/드레인 영역들(92)의 각각의 상단 표면들은 예를 들어 도 8B에 예시된 바와 같이 수평 요소 및 수직 요소를 갖는다. 에피택시 소스/드레인 영역들(92)의 이들 상단 표면들 상의 단분자층은 방향성 플라즈마 활성화(200)에 의해 활성화된다. 게이트 스페이서들(86)의 측벽들은, 예시된 바와 같이 현저한 수평 요소 없이 수직이므로, 방향성 플라즈마 활성화(200)에 의해 활성화되지 않는다.
도 19에 예시된 바와 같이, 수평 요소를 갖는 중간 구조물의 상단 표면들 상의 단분자층의 부분들을 아르곤(Ar) 방향성 플라즈마가 활성화하여 이들 부분들 내의 SiH3를 활성화된 SiH2 *로 개질(modify)한다. 일부 예시들에서, 단분자층을 활성화하기 위해 구현되는 플라즈마 프로세스는 마이크로파 리모트 플라즈마일 수 있지만, 다이렉트(direct) 플라즈마와 같은 다른 플라즈마 소스들이 구현될 수 있다. 플라즈마용 아르곤(Ar) 가스의 유동률은 약 1,000 sccm 내지 약 9,000 sccm의 범위 내에 있을 수 있다. 플라즈마 프로세스의 압력은 약 0.5 Torr 내지 약 50 Torr의 범위 내에 있을 수 있다. 플라즈마 프로세스의 온도는 약 200 °C 내지 약 650 °C의 범위 내에 있을 수 있다. 플라즈마 프로세스의 플라즈마 생성기의 전력은 약 50 W 내지 약 4,000 W의 범위 내에 있을 수 있다. 플라즈마 생성기의 주파수는 약 13.56 MHz 내지 약 2.45 GHz의 범위 내에 있을 수 있다. 플라즈마 프로세스의 기판 홀더가 바이어싱되지 않을 수 있다. 중간 구조물의 플라즈마 프로세스에의 노출의 기간은 약 0.1 초 내지 120 초의 범위 내에 있을 수 있다. 다른 예시들에서, 단분자층의 부분들을 활성화하기 위해 상이한 플라즈마 프로세스와 같은 상이한 플라즈마, 조건들, 및/또는 (불활성 가스, 질소 가스 등과 같은) 가스가 사용될 수 있다. 방향성 플라즈마 활성화(200)로 단분자층의 부분들을 활성화함으로써, 단분자층의 활성화된 부분들 상에 더 많은 반응 사이트(site)들이 생성되어 PEALD 프로세스에서 후속 프리커서와 반응할 수 있다. 방향성 플라즈마 활성화(200)는, 중간 구조물을 제 1 프리커서에, 후속하여 제 2 프리커서에 노출시키기 위해 사용되는 동일한 툴 챔버 내에서 인시츄로 수행될 수 있다.
도 20은, 가령 도 21의 동작(204)에서의, PEALD 프로세스에서 제 2 프리커서에의 노출에 의해 중간 구조물 상에 형성된 층을 예시한다. 도 19의 중간 구조물은, 예를 들어 퇴적될 재료에 따라 암모니아(NH3) 플라즈마 또는 다른 프리커서와 같은 제 2 프리커서에 노출된다. 제 2 프리커서는, 활성화되지 않은 단분자층의 부분들보다 많이 단분자층의 활성화된 부분들과 반응한다. 예를 들어, 방향성 플라즈마 활성화(200)로부터 단분자층의 활성화된 부분들 상에 형성된 증가된 반응 사이트들로 인해, 활성화되지 않은 부분들에서의 단분자층과 제 2 프리커서간보다 활성화된 부분들에서의 단분자층과 제 2 프리커서간의 더 많은 반응들이 발생할 것이다. 이는, 활성화가 일반적으로 발생하지 않는 현저한 수평 요소를 갖지 않는 수직 표면들 상보다, 활성화가 발생한 수평 요소를 갖는 상단 표면들 상에 차등 CESL(96)이 더 큰 비율로 퇴적되도록 한다.
도 20의 예시된 예시에서, 암모니아(NH3) 플라즈마 프리커서가 사용되고, 활성화된 SiH2 *의 대부분, 또는 일부 예시들에서 활성화된 SiH2 * 모두, 및 활성화되지 않은 SiH3 중 일부와 (예를 들어, 활성화된 SiH2 *보다 적게) 반응하여 실리콘 질화물(예를 들어, SiNH2)을 형성한다. 예를 들어, 암모니아(NH3) 프리커서 가스는 플라즈마 프로세스에서 약 50 sccm 내지 약 1,000 sccm의 범위 내의 유동률로 유동될 수 있다. 따라서, 예시된 예시에서, 현저한 수평 요소를 갖지 않는 수직 표면들 상보다 수평 요소를 갖는 상단 표면들 상에 더 많은 SiNH2가 퇴적된다. 다른 예시들에서, 상이한 재료층을 형성할 수 있는 상이한 프리커서가 사용될 수 있다. 제 2 프리커서에의 노출에 이어서, 중간 구조물을 제 2 프리커서에 노출시키기 위해 사용된 툴 챔버로부터 제 2 프리커서가 퍼징될 수 있다.
도 18 내지 도 20과, 도 21의 동작들( 202, 204, 및 206)은 PEALD 프로세스의 사이클을 예시한다. 도 18 내지 도 20과, 도 21의 동작들( 202, 204, 및 206)과 관련하여 설명되는 프로세싱은, 원하는 두께들을 갖는 차등 CESL(96)을 달성하기 위해 도 21의 흐름으로 루핑하는 것으로 예시된 바와 같이, 임의의 횟수 반복될 수 있다(예를 들어, 임의의 횟수의 PEALD 프로세스가 구현될 수 있음).
다른 예시들에서, 일부 실시예들에 따라 반도체 디바이스 내에 차등 CESL을 형성하기 위해, 인시츄 플라즈마 활성화를 이용하는 CVD 프로세스가 사용될 수 있다. 도 22는 일부 실시예들에 따른 인시츄 플라즈마 활성화를 이용하는 예시적인 화학적 기상 증착(CVD) 프로세스의 흐름도이다. 차등 CESL의 맥락으로 설명되지만, 예시적인 CVD 프로세스는 ESL이 아닌 층과 같은 임의의 층을 형성하기 위해 사용될 수 있다.
예를 들어, CVD 툴의 챔버 내에 도 17의 중간 구조물이 전달될 수 있고, 도 22의 동작(222)에서와 같이, CVD 툴의 챔버 내에 하나 이상의 프리커서(예를 들어, 적어도 2개의 프리커서들을 포함하는 혼합물)가 제공된다. 챔버 내에서 하나 이상의 프리커서에 구조물을 노출시킴으로써, 층이 퇴적되기 시작한다. 구조물은 마무리된 두께를 갖는 층을 퇴적하기 위한 일부 기간동안 하나 이상의 프리커서에 노출될 수 있다. CVD 툴의 챔버로부터 하나 이상의 프리커서가 퍼징될 수 있다.
하나 이상의 프리커서를 퍼징한 후, 도 22의 동작(224)에서와 같이, CVD 툴의 챔버 내에서 중간 구조물 상에 방향성 플라즈마 활성화가 수행된다. 방향성, 또는 이방성 플라즈마 활성화는, 하나 이상의 프리커서(예를 들어, 두개 이상의 프리커서들)의 반응물들과의 증가된 반응들을 위해, 수평 요소를 갖는 퇴적된 층의 부분의 상단 표면들을 활성화한다. 도 19와 관련하여 설명된 바와 유사하게, 수평 요소들을 갖는 층의 부분의 각각의 상단 표면들은 방향성 플라즈마 활성화에 의해 활성화되는 반면, 수평 요소를 갖지 않는 각각의 표면들은 방향성 플라즈마 활성화에 의해 활성화되지 않을 수 있다. 예를 들어, 에피택시 소스/드레인 영역들(92) 상의 층의 부분의 상단 표면들은 방향성 플라즈마 활성화에 의해 활성화되는 반면, 게이트 스페이서들(86)의 측벽들 상의 층의 부분의 표면들은 현저한 수평 요소 없이 수직이며 방향성 플라즈마 활성화에 의해 활성화되지 않는다. 수평 요소를 갖는 상단 표면들을 방향성 플라즈마 활성화로 활성화함으로써, 활성화된 상단 표면들 상에 더 많은 반응 사이트들이 형성되어 CVD 프로세스에서 하나 이상의 후속 프리커서들의 반응물과 반응할 수 있다.
방향성 플라즈마 활성화 후에, CVD 툴의 챔버 내에, 도 22의 동작(226)에서와 같이, 하나 이상의 프리커서(적어도 2개의 프리커서들을 포함하는 혼합물)가 제공된다. 중간 구조물 상의 표면들에 반응물들을 제공하는 기상(gas phase) 반응들이 발생할 수 있다. 활성화된 상단 표면들은, 활성화되지 않은 표면들보다 반응물들의 흡수를 위한 더 많은 반응 사이트들 및 반응물들과의 반응을 제공한다. 이는, 활성화가 일반적으로 발생하지 않는 현저한 수평 요소를 갖지 않는 수직 표면들 상보다, 활성화가 발생한 수평 요소를 갖는 상단 표면들 상에 차등 CESL(96)이 더 큰 비율로 퇴적되도록 한다.
일부 예시들에서, 주기적으로, CVD 툴의 챔버로부터 하나 이상의 프리커서가 퍼징될 수 있고, 방향성 플라즈마 활성화가 CVD 툴의 챔버 내에서 인시츄로 수행될 수 있다. 그 후, CVD 툴의 챔버 내에 하나 이상의 프리커서가 제공될 수 있다. 도 22의 흐름으로 루핑하는 것으로 예시된 바와 같이, 이 방식으로 방향성 플라즈마 활성화를 반복함으로써, 수평 표면들 상과 수직 표면들 상의 퇴적 비율이 더 비례적으로 유지될 수 있다. 방향성 플라즈마 활성화를 수행하고, 하나 이상의 프리커서를 제공하고, 하나 이상의 프리커서를 퍼징하는 프로세싱은 임의의 횟수 반복될 수 있다.
도 23은, 도 18 내지 도 20의 PEALD 프로세스, 인시츄 방향성 플라즈마 활성화를 이용한 CVD 프로세스, 또는 다른 차등 퇴적 프로세스를 사용하여 형성된 차등 CESL(96)의 양태들을 예시한다. 차등 CESL(96)은 수평 요소를 갖는 그 아래에 있는 상단 표면들 상의 수평 부분들(96h)을 포함하고, 현저한 수평 요소를 갖지 않는 지지 수직 표면들 상의 수직 부분들(96v)을 포함한다. 수평 부분들(96h)은, 각각의 수평 부분이 형성되는 지지 표면에 수직인 방향으로 두께(Th)를 갖는다. 수직 부분들(96v)은, 각각의 수직 부분이 형성되는 지지 표면에 수직인 방향으로 두께(Tv)를 갖는다. 수평 부분들(96h)의 두께(Th)는 수직 부분들(96v)의 두께(Tv)보다 크다. 일부 예시들에서, 수평 부분들(96h)의 두께(Th)는 수직 부분들(96v)의 두께(Tv)보다 적어도 2 nm 크다. 예를 들어, 수평 부분들(96h)의 두께(Th)는 4 nm일 수 있고, 수직 부분들(96v)의 두께(Tv)는 2 nm일 수 있다. 일부 예시들에서, 수직 부분들(96v)의 두께에 대한 수평 부분들(96h)의 두께(Th)의 비율은 2 이상일 수 있다.
차등 CESL(96)의 각각의 수직 부분들(96v)이 형성되는 게이트 스페이서들(86)의 마주보는 측벽 표면들 사이에 제 1 치수(D1)가 예시된다. 차등 CESL(96)의 수직 부분들(96v)의 마주보는 표면들 사이에 제 2 치수(D2)가 예시된다. 일반적으로, 제 1 치수(D1)는 수직 부분들(96v)의 두께(Tv)의 2배를 제 2 치수(D2)에 더한 것과 동일하다.
일부 실시예들이 장점들이 달성할 수 있다. 일부 구현예들에서, 전반적으로 균일한 두께를 갖는 CESL과 비교했을 때, 수직 부분들(96v)의 두께(Tv)를 감소시킴으로써 제 2 치수(D2)가 증가될 수 있기 때문에, 도전성 피처[예를 들어, 도 12A 및 도 16A 내의 도전성 피처(104 또는 134)]를 형성하기 위한 프로세스 윈도우가 증가될 수 있다. 다른 구현예들에서, [최소 제 2 치수(D2)를 결정할 수 있는] 도전성 피처를 형성하기 위한 주어진 프로세스 윈도우에 대해, 차등 CESL(96)은, 전반적으로 균일한 두께를 갖는 CESL과 비교했을 때, 수평 부분들(96h)의 증가된 두께(Th), [제 2 치수(D2)의 방향으로의] 게이트 스페이서들(86)의 증가된 폭, 및/또는 증가된 게이트 스택 폭을 허용할 수 있다. 게이트 스페이서들(86)이 폭이 상대적으로 작으면, 예를 들어 수직 부분들(96v)의 두께(Tv)가 상대적으로 클 수 있고, 이는 수평 부분들(96h)의 두께(Th)가 비례적으로 더 커지도록 할 수 있다. 이는, 예를 들어 도전성 피처들에 대한 개구부들[예를 들어, 도 11A, 도 11B 및 도 15A, 도 15B 내의 개구부들(102 또는 132)]을 형성하는 에칭 프로세스 동안, 에피택시 소스/드레인 영역들(92)의 더 큰 보호 및/또는 에칭 저지 능력을 허용할 수 있다. 이는 또한, 산화로부터의 에피택시 소스/드레인 영역들(92)의 더 큰 보호를 허용할 수 있다. 수직 부분들(96v)의 두께(Tv)가 상대적으로 작으면, 예를 들어 게이트 스페이서들(86)의 폭이 상대적으로 클 수 있고, 이는 게이트 스페이서들(86)용 로우 k 재료와 같은 더 많은 스페이서 재료가 저항 캐패시턴스(resistance-capacitance; RC) 딜레이를 감소시킴으로써 디바이스 성능을 향상시키도록 할 수 있다. 게이트 스페이서들(86)의 폭 및 수평 부분들(96h)의 두께(Th)가 균일 CESL 프로세스에서의 대응하는 구조물들과 비교하여 동일하게 유지되면, 수직 부분들(96v)의 두께(Tv)가 감소될 수 있고, 이는 [예를 들어, 대응하는 에피택시 소스/드레인 영역들(92) 사이의 채널 길이 방향에 평행한] 게이트 스택들의 증가된 폭을 허용할 수 있다. 다양한 장점들이 달성되도록 치수들과 두께들의 다양한 순열(permutation)들 및 조합들이 달성될 수 있다.
실시예는 구조물이다. 구조물은 기판 상의 활성 구역, 활성 구역 위의 게이트 구조물, 게이트 구조물의 측벽을 따르는 게이트 스페이서, 및 차등 에칭 저지층을 포함한다. 활성 구역은 소스/드레인 영역을 포함하고, 소스/드레인 영역은 게이트 구조물에 근접해있다. 차등 에칭 저지층은 게이트 스페이서의 측벽을 따르는 제 1 부분을 갖고 소스/드레인 영역의 상단 표면 위의 제 2 부분을 갖는다. 제 1 부분의 제 1 두께는 게이트 스페이서의 측벽에 수직인 방향이고, 제 2 부분의 제 2 두께는 소스/드레인 영역의 상단 표면에 수직인 방향이다. 제 2 두께는 제1 두께보다 크다.
다른 실시예는 반도체 프로세싱 방법이다. 기판 상의 디바이스 구조물 위에 차등층이 형성된다. 제 1 노출시에, 디바이스 구조물은 하나 이상의 제 1 프리커서에 노출된다. 제 1 노출 후에, 방향성 플라즈마 활성화를 사용하여 디바이스 구조물 상의 상단 표면이 활성화된다. 디바이스 구조물 상의 상단 표면을 활성화한 후, 제 2 노출시에, 디바이스 구조물은 하나 이상의 제 2 프리커서에 노출된다. 디바이스 구조물이 하나 이상의 제 2 프리커서에 노출되는 동안, 다바이스 구조물 상의 활성화되지 않은 표면보다 디바이스 구조물 상의 활성화된 상단 표면에서 더 많은 반응들이 발생한다.
추가 실시예는 반도체 프로세싱 방법이다. 소스/드레인 영역의 상단 표면 위의 제 1 부분 및 게이트 스페이서의 측벽을 따르는 제 2 부분을 갖는 차등 에칭 저지층이 형성된다. 소스/드레인 영역은 활성 구역 내에 있고, 게이트 스페이서는 소스/드레인 영역에 근접한 활성 구역 위에 있다. 제 1 부분의 두께는 제 2 부분의 두께보다 크다. 차등 에칭 저지층을 형성하는 것은 방향성 활성화를 수행하는 것을 포함한다. 차등 에칭 저지층 위에 층간 유전체(ILD)가 퇴적된다. ILD 및 차등 에칭 저지층을 관통하고 소스/드레인 영역에 접촉하는 도전성 피처가 형성된다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 구조물에 있어서,
기판 상의 활성 구역 - 상기 활성 구역은 소스/드레인 영역을 포함함 - ;
상기 활성 구역 위의 게이트 구조물 - 상기 게이트 구조물에 상기 소스/드레인 영역이 근접함 - ;
상기 게이트 구조물의 측벽을 따르는 게이트 스페이서; 및
상기 게이트 스페이서의 측벽을 따르는 제 1 부분을 갖고 상기 소스/드레인 영역의 상단 표면 위의 제 2 부분을 갖는 차등 에칭 저지층(differential etch stop layer)
을 포함하고, 상기 제 1 부분의 제 1 두께는 상기 게이트 스페이서의 측벽에 수직인 방향이며, 상기 제 2 부분의 제 2 두께는 상기 소스/드레인 영역의 상단 표면에 수직인 방향이고, 상기 제 2 두께는 상기 제 1 두께보다 큰 것인, 구조물.
실시예 2. 실시예 1에 있어서, 상기 소스/드레인 영역은 에피택시 소스/드레인 영역인 것인, 구조물.
실시예 3. 실시예 1에 있어서, 상기 차등 에칭 저지층은 실리콘 질화물을 포함하는 것인, 구조물.
실시예 4. 실시예 1에 있어서, 상기 제 2 두께는 상기 제 1 두께보다 적어도 2 nm(nanometers) 큰 것인, 구조물.
실시예 5. 실시예 1에 있어서,
상기 차등 에칭 저지층 위의 층간 유전체(interlayer dielectric; ILD); 및
상기 ILD, 및 상기 차등 에칭 저지층의 제 2 부분을 관통하고 상기 소스/드레인 영역에 접촉하는 도전성 피처
를 더 포함하는, 구조물.
실시예 6. 반도체 프로세싱 방법에 있어서,
기판 상의 디바이스 구조물 위에 차등층을 형성하는 단계를 포함하고, 상기 차등층을 형성하는 단계는,
제 1 노출시에, 상기 디바이스 구조물을 하나 이상의 제 1 프리커서에 노출시키는 단계;
상기 제 1 노출 후에, 방향성 플라즈마 활성화를 사용하여 상기 디바이스 구조물 상의 상단 표면을 활성화하는 단계; 및
상기 디바이스 구조물 상의 상단 표면을 활성화한 후, 제 2 노출시에, 상기 디바이스 구조물을 하나 이상의 제 2 프리커서에 노출시키는 단계
를 포함하고, 상기 디바이스 구조물이 상기 하나 이상의 제 2 프리커서에 노출되는 동안 상기 디바이스 구조물 상의 활성화되지 않은 표면에서보다 상기 디바이스 구조물 상의 활성화된 상단 표면에서 더 많은 반응들이 발생하는 것인, 반도체 프로세싱 방법.
실시예 7. 실시예 6에 있어서,
상기 하나 이상의 제 1 프리커서는, 상기 하나 이상의 제 2 프리커서 내에 포함되지 않는 제 1 프리커서를 포함하고,
상기 제 1 노출 동안, 상기 제 1 프리커서는 상기 디바이스 구조물의 상단 표면 및 측벽 표면과 반응하고, 상기 디바이스 구조물의 상단 표면은 수평 요소(component)를 가지며,
활성화되는 상기 디바이스 구조물 상의 상단 표면은 상기 디바이스 구조물의 반응한 상단 표면이고,
상기 하나 이상의 제 2 프리커서는, 상기 하나 이상의 제 1 프리커서 내에 포함되지 않는 제 2 프리커서를 포함하는 것인, 반도체 프로세싱 방법.
실시예 8. 실시예 7에 있어서,
상기 제 1 프리커서는 디클로로실란(dichlorosilane; SiH2Cl, DCS)이고,
상기 제 2 프리커서는 암모니아(NH3)이며, 상기 제 2 노출은 플라즈마를 포함하는 것인, 반도체 프로세싱 방법.
실시예 9. 실시예 6에 있어서, 상기 차등층을 형성하는 단계는 원자 층 증착(Atomic Layer Deposition; ALD) 프로세스를 사용하는 것을 포함하는 것인, 반도체 프로세싱 방법.
실시예 10. 실시예 6에 있어서,
상기 하나 이상의 제 1 프리커서는 적어도 2개의 프리커서들을 포함하고,
상기 제 1 노출 동안, 상기 적어도 2개의 프리커서들이 반응하여 상기 디바이스 구조물의 상단 표면 및 측벽 표면 상에 상기 차등층의 부분을 형성하고, 상기 디바이스 구조물의 상단 표면은 수평 요소를 가지며,
활성화되는 상기 디바이스 구조물 상의 상단 표면은, 상기 디바이스 구조물의 상단 표면 상의 차등층의 부분의 상단 표면이고,
상기 하나 이상의 제 2 프리커서는 적어도 2개의 프리커서들을 포함하는 것인, 반도체 프로세싱 방법.
실시예 11. 실시예 6에 있어서, 상기 차등층을 형성하는 단계는, 화학적 기상 증착(Chemical Vapor Deposition; CVD) 프로세스를 사용하는 것을 포함하고, 상기 방향성 플라즈마 활성화는 상기 CVD 프로세스로 인시츄(in situ)로 수행되는 것인, 반도체 프로세싱 방법.
실시예 12. 실시예 6에 있어서, 상기 차등층을 형성하는 단계는, 상기 디바이스 구조물 상의 상단 표면을 따라 상기 차등층의 제 1 부분을 형성하고, 상기 디바이스 구조물 상의 활성화되지 않은 표면을 따라 상기 차등층의 제 2 부분을 형성하며, 상기 차등층의 제 1 부분은 상기 디바이스 구조물 상의 상단 표면에 수직인 제 1 두께를 갖고, 상기 차등층의 제 2 부분은 상기 디바이스 구조물 상의 활성화되지 않은 표면에 수직인 제 2 두께를 가지며, 상기 제 1 두께는 상기 제 2 두께보다 큰 것인, 반도체 프로세싱 방법.
실시예 13. 실시예 6에 있어서, 상기 디바이스 구조물은,
상기 기판 상의 활성 구역 - 상기 활성 구역은 소스/드레인 영역을 포함함 - ; 및
상기 소스/드레인 영역에 인접한 상기 활성 구역 위의 게이트 스페이서
를 포함하고, 상기 디바이스 구조물 상의 상단 표면은 상기 소스/드레인 영역의 상단 표면을 따르며, 상기 디바이스 구조물 상의 활성화되지 않은 표면은 상기 게이트 스페이서의 측벽 표면을 따르는 것인, 반도체 프로세싱 방법.
실시예 14. 실시예 13에 있어서, 상기 활성 구역은 상기 기판 상의 핀 내에 있고, 상기 소스/드레인 영역은 에피택시 소스/드레인 영역인 것인, 반도체 프로세싱 방법.
실시예 15. 반도체 프로세싱 방법에 있어서,
소스/드레인 영역의 상단 표면 위의 제 1 부분 및 게이트 스페이서의 측벽을 따르는 제 2 부분을 갖는 차등 에칭 저지층을 형성하는 단계로서, 상기 소스/드레인 영역은 활성 구역 내에 있고, 상기 게이트 스페이서는 상기 소스/드레인 영역에 근접한 활성 영역 위에 있으며, 상기 제 1 부분의 두께는 상기 제 2 부분의 두께보다 크고, 방향성 활성화를 수행하는 단계를 포함하는, 상기 차등 에칭 저지층을 형성하는 단계;
상기 차등 에칭 저지층 위에 층간 유전체(ILD)를 퇴적하는 단계; 및
상기 ILD 및 상기 차등 에칭 저지층을 관통하고 상기 소스/드레인 영역에 접촉하는 도전성 피처를 형성하는 단계
를 포함하는, 반도체 프로세싱 방법.
실시예 16. 실시예 15에 있어서, 상기 방향성 활성화는 플라즈마 방향성 활성화인 것인, 반도체 프로세싱 방법.
실시예 17. 실시예 15에 있어서, 상기 차등 에칭 저지층을 형성하는 단계는,
제 1 노출시에 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 제 1 프리커서에 노출시켜 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 따르는 각각의 반응한 표면들을 형성하는 단계;
상기 제 1 노출 후에, 상기 툴 챔버로부터 상기 제 1 프리커서를 퍼징(purging)하는 단계;
상기 제 1 프리커서를 퍼징한 후, 상기 툴 챔버 내에서 상기 방향성 활성화를 수행하여 상기 소스/드레인 영역의 상단 표면을 따르는 반응한 표면을 활성화하는 단계; 및
상기 방향성 활성화를 수행한 후, 제 2 노출시에 상기 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면을 따르는 활성화된, 반응한 표면, 및 상기 게이트 스페이서의 측벽을 따르는 반응한 표면을 제 2 프리커서에 노출시키는 단계
를 포함하고, 상기 제 2 프리커서는 상기 제 1 노출시에 포함되지 않고, 상기 제 1 프리커서는 상기 제 2 노출시에 포함되지 않는 것인, 반도체 프로세싱 방법.
실시예 18. 실시예 15에 있어서, 상기 차등층을 형성하는 단계는 원자 층 증착(Atomic Layer Deposition; ALD) 프로세스를 사용하는 것을 포함하는 것인, 반도체 프로세싱 방법.
실시예 19. 실시예 15에 있어서, 상기 차등 에칭 저지층을 형성하는 단계는,
제 1 노출시에 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 적어도 2개의 프리커서에 노출시켜 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 따르는 차등 에칭 저지층의 부분을 형성하는 단계;
상기 제 1 노출 후, 상기 툴 챔버 내에서 상기 방향성 활성화를 수행하여 상기 소스/드레인 영역의 상단 표면을 따르는 차등 에칭 저지층의 부분을 활성화하는 단계; 및
상기 방향성 활성화를 수행한 후, 상기 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면을 따르는 상기 차등 에칭 저지층의 활성화된 부분, 및 상기 게이트 스페이서의 측벽을 따르는 상기 차등 에칭 저지층의 부분을 적어도 2개의 프리커서들에 노출시키는 단계
를 포함하는 것인, 반도체 프로세싱 방법.
실시예 20. 실시예 15에 있어서, 상기 차등 에칭 저지층을 형성하는 단계는, 화학적 기상 증착(CVD) 프로세스를 사용하는 것을 포함하고, 상기 방향성 활성화는 상기 CVD 프로세스에서 인시츄로 수행되는 것인, 반도체 프로세싱 방법.

Claims (10)

  1. 구조물에 있어서,
    기판 상의 활성 구역 - 상기 활성 구역은 소스/드레인 영역을 포함함 - ;
    상기 활성 구역 위의 게이트 구조물 - 상기 게이트 구조물에 상기 소스/드레인 영역이 근접함 - ;
    상기 게이트 구조물의 측벽을 따르는 게이트 스페이서; 및
    상기 게이트 스페이서의 측벽을 따르는 제 1 부분을 갖고 상기 소스/드레인 영역의 상단 표면 위의 제 2 부분을 갖는 차등 에칭 저지층(differential etch stop layer)
    을 포함하고, 상기 제 1 부분의 제 1 두께는 상기 게이트 스페이서의 측벽에 수직인 방향이며, 상기 제 2 부분의 제 2 두께는 상기 소스/드레인 영역의 상단 표면에 수직인 방향이고, 상기 제 2 두께는 상기 제 1 두께보다 큰 것인, 구조물.
  2. 제 1 항에 있어서,
    상기 차등 에칭 저지층 위의 층간 유전체(interlayer dielectric; ILD); 및
    상기 ILD, 및 상기 차등 에칭 저지층의 제 2 부분을 관통하고 상기 소스/드레인 영역에 접촉하는 도전성 피처
    를 더 포함하는, 구조물.
  3. 반도체 프로세싱 방법에 있어서,
    기판 상의 디바이스 구조물 위에 차등층을 형성하는 단계를 포함하고, 상기 차등층을 형성하는 단계는,
    제 1 노출시에, 상기 디바이스 구조물을 하나 이상의 제 1 프리커서에 노출시키는 단계;
    상기 제 1 노출 후에, 방향성 플라즈마 활성화를 사용하여 상기 디바이스 구조물 상의 상단 표면을 활성화하는 단계; 및
    상기 디바이스 구조물 상의 상단 표면을 활성화한 후, 제 2 노출시에, 상기 디바이스 구조물을 하나 이상의 제 2 프리커서에 노출시키는 단계
    를 포함하고, 상기 디바이스 구조물이 상기 하나 이상의 제 2 프리커서에 노출되는 동안 상기 디바이스 구조물 상의 활성화되지 않은 표면에서보다 상기 디바이스 구조물 상의 활성화된 상단 표면에서 더 많은 반응들이 발생하는 것인, 반도체 프로세싱 방법.
  4. 제 3 항에 있어서,
    상기 하나 이상의 제 1 프리커서는, 상기 하나 이상의 제 2 프리커서 내에 포함되지 않는 제 1 프리커서를 포함하고,
    상기 제 1 노출 동안, 상기 제 1 프리커서는 상기 디바이스 구조물의 상단 표면 및 측벽 표면과 반응하고, 상기 디바이스 구조물의 상단 표면은 수평 요소(component)를 가지며,
    활성화되는 상기 디바이스 구조물 상의 상단 표면은 상기 디바이스 구조물의 반응한 상단 표면이고,
    상기 하나 이상의 제 2 프리커서는, 상기 하나 이상의 제 1 프리커서 내에 포함되지 않는 제 2 프리커서를 포함하는 것인, 반도체 프로세싱 방법.
  5. 제 3 항에 있어서,
    상기 하나 이상의 제 1 프리커서는 적어도 2개의 프리커서들을 포함하고,
    상기 제 1 노출 동안, 상기 적어도 2개의 프리커서들이 반응하여 상기 디바이스 구조물의 상단 표면 및 측벽 표면 상에 상기 차등층의 부분을 형성하고, 상기 디바이스 구조물의 상단 표면은 수평 요소를 가지며,
    활성화되는 상기 디바이스 구조물 상의 상단 표면은, 상기 디바이스 구조물의 상단 표면 상의 차등층의 부분의 상단 표면이고,
    상기 하나 이상의 제 2 프리커서는 적어도 2개의 프리커서들을 포함하는 것인, 반도체 프로세싱 방법.
  6. 제 3 항에 있어서, 상기 차등층을 형성하는 단계는, 상기 디바이스 구조물 상의 상단 표면을 따라 상기 차등층의 제 1 부분을 형성하고, 상기 디바이스 구조물 상의 활성화되지 않은 표면을 따라 상기 차등층의 제 2 부분을 형성하며, 상기 차등층의 제 1 부분은 상기 디바이스 구조물 상의 상단 표면에 수직인 제 1 두께를 갖고, 상기 차등층의 제 2 부분은 상기 디바이스 구조물 상의 활성화되지 않은 표면에 수직인 제 2 두께를 가지며, 상기 제 1 두께는 상기 제 2 두께보다 큰 것인, 반도체 프로세싱 방법.
  7. 제 3 항에 있어서, 상기 디바이스 구조물은,
    상기 기판 상의 활성 구역 - 상기 활성 구역은 소스/드레인 영역을 포함함 - ; 및
    상기 소스/드레인 영역에 인접한 상기 활성 구역 위의 게이트 스페이서
    를 포함하고, 상기 디바이스 구조물 상의 상단 표면은 상기 소스/드레인 영역의 상단 표면을 따르며, 상기 디바이스 구조물 상의 활성화되지 않은 표면은 상기 게이트 스페이서의 측벽 표면을 따르는 것인, 반도체 프로세싱 방법.
  8. 반도체 프로세싱 방법에 있어서,
    소스/드레인 영역의 상단 표면 위의 제 1 부분 및 게이트 스페이서의 측벽을 따르는 제 2 부분을 갖는 차등 에칭 저지층을 형성하는 단계로서, 상기 소스/드레인 영역은 활성 구역 내에 있고, 상기 게이트 스페이서는 상기 소스/드레인 영역에 근접한 활성 영역 위에 있으며, 상기 제 1 부분의 두께는 상기 제 2 부분의 두께보다 크고, 방향성 활성화를 수행하는 단계를 포함하는, 상기 차등 에칭 저지층을 형성하는 단계;
    상기 차등 에칭 저지층 위에 층간 유전체(ILD)를 퇴적하는 단계; 및
    상기 ILD 및 상기 차등 에칭 저지층을 관통하고 상기 소스/드레인 영역에 접촉하는 도전성 피처를 형성하는 단계
    를 포함하는, 반도체 프로세싱 방법.
  9. 제 8 항에 있어서, 상기 차등 에칭 저지층을 형성하는 단계는,
    제 1 노출시에 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 제 1 프리커서에 노출시켜 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 따르는 각각의 반응한 표면들을 형성하는 단계;
    상기 제 1 노출 후에, 상기 툴 챔버로부터 상기 제 1 프리커서를 퍼징(purging)하는 단계;
    상기 제 1 프리커서를 퍼징한 후, 상기 툴 챔버 내에서 상기 방향성 활성화를 수행하여 상기 소스/드레인 영역의 상단 표면을 따르는 반응한 표면을 활성화하는 단계; 및
    상기 방향성 활성화를 수행한 후, 제 2 노출시에 상기 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면을 따르는 활성화된, 반응한 표면, 및 상기 게이트 스페이서의 측벽을 따르는 반응한 표면을 제 2 프리커서에 노출시키는 단계
    를 포함하고, 상기 제 2 프리커서는 상기 제 1 노출시에 포함되지 않고, 상기 제 1 프리커서는 상기 제 2 노출시에 포함되지 않는 것인, 반도체 프로세싱 방법.
  10. 제 8 항에 있어서, 상기 차등 에칭 저지층을 형성하는 단계는,
    제 1 노출시에 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 적어도 2개의 프리커서에 노출시켜 상기 소스/드레인 영역의 상단 표면 및 상기 게이트 스페이서의 측벽을 따르는 차등 에칭 저지층의 부분을 형성하는 단계;
    상기 제 1 노출 후, 상기 툴 챔버 내에서 상기 방향성 활성화를 수행하여 상기 소스/드레인 영역의 상단 표면을 따르는 차등 에칭 저지층의 부분을 활성화하는 단계; 및
    상기 방향성 활성화를 수행한 후, 상기 툴 챔버 내에서, 상기 소스/드레인 영역의 상단 표면을 따르는 상기 차등 에칭 저지층의 활성화된 부분, 및 상기 게이트 스페이서의 측벽을 따르는 상기 차등 에칭 저지층의 부분을 적어도 2개의 프리커서들에 노출시키는 단계
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