TW201916377A - 半導體結構及半導體製程方法 - Google Patents

半導體結構及半導體製程方法 Download PDF

Info

Publication number
TW201916377A
TW201916377A TW107132049A TW107132049A TW201916377A TW 201916377 A TW201916377 A TW 201916377A TW 107132049 A TW107132049 A TW 107132049A TW 107132049 A TW107132049 A TW 107132049A TW 201916377 A TW201916377 A TW 201916377A
Authority
TW
Taiwan
Prior art keywords
source
drain region
etch stop
device structure
gate
Prior art date
Application number
TW107132049A
Other languages
English (en)
Other versions
TWI704693B (zh
Inventor
柯忠廷
李志鴻
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916377A publication Critical patent/TW201916377A/zh
Application granted granted Critical
Publication of TWI704693B publication Critical patent/TWI704693B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本揭露說明在半導體裝置中形成例如接觸蝕刻終止層的方法，以及藉由上述方法形成的結構。在一實施例中，一結構包括位於基板上的主動區、位於主動區之上的閘極結構、沿著上述閘極結構之側壁的閘極間隔物、以及差異蝕刻終止層。上述主動區包括源極/汲極區，且上述源極/汲極區靠近上述閘極結構。上述差異蝕刻終止層沿著上述閘極間隔物之側壁具有第一部分且在上述源極/汲極區之上表面之上具有第二部分。上述第一部分之第一厚度位於垂直於上述閘極間隔物之側壁的方向上，上述第二部分之第二厚度位於垂直於上述源極/汲極區之上表面的方向上。上述第二厚度大於上述第一厚度。

Description

半導體結構及半導體製程方法
本揭露係關於一種半導體裝置的製造方法，且特別是關於差異層的製造方法。
隨著半導體工業進入奈米技術製程節點以追求更高的裝置密度、更高的性能、以及更低的成本，來自製造及設計雙方的挑戰導致了三維設計的發展，例如鰭式場效電晶體(fin field effect transistors,FinFETs)。典型的鰭式場效電晶體包括具有高深寬比的半導體鰭片，且其中形成有通道及源極/汲極區。利用通道之增加表面積的優點在鰭片結構之上且沿著鰭片結構的側壁形成閘極(例如，封裹(wrapping))以產生更快、更可靠且更好控制的半導體電晶體裝置。然而，隨著尺寸的微縮化，產生了新的挑戰。
本揭露實施例提供一種結構，上述結構包括位於基板上的主動區、位於主動區之上的閘極結構、沿著上述閘極結構之側壁的閘極間隔物、以及差異蝕刻終止層。上述主動區包括源極/汲極區，且上述源極/汲極區靠近上述閘極結構。上述差異蝕刻終止層沿著上述閘極間隔物之側壁具有第一部分 且在上述源極/汲極區之上表面上具有第二部分。上述第一部分之第一厚度位於垂直於上述閘極間隔物之側壁的方向上，上述第二部分之第二厚度位於垂直於上述源極/汲極區之上表面的方向上。上述第二厚度大於上述第一厚度。
本揭露實施例提供一種半導體製程方法，在此方法中，於位於基板上的裝置結構之上形成差異層。在第一曝露步驟中將裝置結構曝露至一或多個第一前驅物。在上述第一曝露步驟之後，使用定向電漿活化來活化上述裝置結構上的上表面。在活化上述裝置結構上的上表面之後，在第二曝露步驟中將上述裝置結構曝露至一或多個第二前驅物。在上述裝置結構曝露至一或多個第二前驅物時，上述裝置結構經活化的上表面較上述裝置結構上的非活化表面發生更多的反應。
本揭露實施例提供另一種半導體製程方法，在此方法中，形成差異蝕刻終止層，上述差異蝕刻終止層具有位於源極/汲極區之上表面之上的第一部分以及沿著閘極間隔物的側壁的第二部分。上述源極/汲極區係位於主動區中，且上述閘極間隔物係位於靠近上述源極/汲極區的主動區之上。上述第一部分的厚度大於上述第二部分的厚度。上述差異蝕刻終止層的形成包括進行定向活化。沉積層間介電質於上述差異蝕刻終止層之上。形成導電部件，上述導電部件穿過該層間介電質及該差異蝕刻終止層且接觸該源極/汲極區。
40‧‧‧鰭式場效電晶體裝置
42‧‧‧基板
44‧‧‧隔離區
46a、46b‧‧‧鰭片
48a、48b‧‧‧閘極介電質
50a、50b‧‧‧閘極電極
52a-52f‧‧‧源極/汲極區
70‧‧‧半導體基板
72‧‧‧遮罩
74‧‧‧鰭片
76‧‧‧溝槽
78‧‧‧隔離區
80‧‧‧介電層
82‧‧‧閘極層
84‧‧‧遮罩
86‧‧‧閘極間隔物
90‧‧‧凹槽
92‧‧‧磊晶源極/汲極區
96‧‧‧差異接觸蝕刻終止層
96h‧‧‧水平部分
96v‧‧‧垂直部分
100‧‧‧第一層間介電質
102、132‧‧‧開口
104、134‧‧‧導電部件
106、136‧‧‧矽化物區
120‧‧‧共形層
122‧‧‧閘極電極
130‧‧‧第二層間介電質
200‧‧‧定向電漿活化
202、204、206、222、224、226‧‧‧步驟
Th、Tv‧‧‧厚度
D1‧‧‧第一尺寸
D2‧‧‧第二尺寸
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製 且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1圖係根據一些實施例繪示出簡化鰭式場效電晶體裝置(Fin Field Effect Transistors,FinFETs)之一範例的三維視圖。
第2A-2B、3A-3B、4A-4B、5A-5B、6A-6B、7A-7B、8A-8B、9A-9B、10A-10B、11A-11B、及12A-12B圖係根據一些實施例，繪示出在形成半導體裝置的一示例製程中之不同製造階段下的相應中間結構的剖面示意圖。
第13A-13B、14A-14B、15A-15B、及16A-16B圖係根據一些實施例，繪示出在形成半導體裝置的另一示例製程中之中間階段下的相應中間結構的剖面示意圖。
第17、18、19及20圖係根據一些實施例，繪示出在半導體裝置中形成差異接觸蝕刻終止層(differential contact etch stop layer,CESL)的製程中之中間階段下的相應中間結構的剖面示意圖，其中差異接觸蝕刻終止層藉由示例電漿增強原子層沉積(plasma enhanced atomic layer deposition,PEALD)形成。
第21圖係根據一些實施例繪示出第17至20圖之示例電漿增強原子層沉積製程的流程圖。
第22圖係根據一些實施例繪示出採用原位(in situ)電漿活化的示例化學氣相沉積(chemical vapor deposition,CVD)製程的流程圖。
第23圖係根據一些實施例繪示出半導體裝置中的差異接觸蝕刻終止層的剖面示意圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖示中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
本揭露中說明在例如包括鰭式場效電晶體(fin field effect transistors,FinFETs)的半導體裝置中形成例如接觸蝕刻終止層(Contact Etch Stop Layer,CESL)的差異層(differential layer)的方法，以及藉由上述方法形成的結構。一般而言，實施定向(direction)電漿活化製程允許差異層的一些部分(例如，具有水平分量的上表面上)以較其他部分(例如，不 具有顯著水平部分的垂直表面上)大的速率沉積。因此，上述差異層的一些部分可具有較差異程的其他部分大的厚度。除了其他可能的優點以外，上述差異層可允許對源極/汲極區較大的保護及/或可提升用於形成其他組件或部件的製程寬裕度(process window)。
本揭露中描述的示例實施例係在鰭式場效電晶體上形成接觸蝕刻終止層的背景下描述。本揭露的一些面向的實施方式可被使用以形成非蝕刻終止層的膜層。本揭露的一些面向的實施方式可被使用於其他製程中、於其他裝置中、及/或用於其他膜層。舉例來說，其他示例裝置可包括平面式場效電晶體(planar FET)、水平全繞式閘極場效電晶體(horizontal gate all around FETs,HGAA FET)、垂直全繞式閘極場效電晶體(vertical gate all around FETs,VGAA FET)、及其他裝置。此處描述示例方法及結構的一些變化。本領域具有通常知識者將可容易理解在其他實施例的範圍內可做其他的修改。雖然討論的一些方法實施例以特定順序進行，各式其他方法實施例可以另一合乎邏輯的順序進行，且可包括少於或多於此處討論的步驟。
第1圖係根據一些實施例繪示出簡化鰭式場效電晶體裝置40之一範例的三維視圖。第1圖中未說明或描述的其他面向可於以下圖示及描述中清楚呈現。第1圖中的結構可以例如一或多個電晶體(例如，四個電晶體)的方式電性連接或耦接(couple)。
鰭式場效電晶體40包括位於基板42上的鰭片46a 及46b。上述基板42包括隔離區44，且鰭片46a及46b各自從相鄰的隔離區44之間突出於其上。閘極介電質48a及48b沿著鰭片46a及46b的側壁及位於鰭片46a及46b的頂表面之上，且閘極電極50a及50b分別位於閘極介電質48a及48b之上。源極/汲極區52a-f設置在鰭片46a及46b的相應區域中。源極/汲極區52a及52b設置在閘極介電質48a及閘極電極50a兩側的鰭片46a區域中。源極/汲極區52b及52c設置在閘極介電質48b及閘極電極50b兩側的鰭片46a區域中。源極/汲極區52d及52e設置在閘極介電質48a及閘極電極50a兩側的鰭片46b區域中。源極/汲極區52e及52f設置在閘極介電質48b及閘極電極50b兩側的鰭片46b區域中。
在一些範例中，四個電晶體可藉由(1)源極/汲極區52a及52b、閘極介電質48a、及閘極電極50a；(2)源極/汲極區52b及52c、閘極介電質48b、及閘極電極50b；(3)源極/汲極區52d及52e、閘極介電質48a、及閘極電極50a；及(4)源極/汲極區52e及52f、閘極介電質48b、及閘極電極50b實現。舉例來說，如所標示的，在各電晶體之間可共享一些源極/汲極區，且一些未繪示為共享的其他源極/汲極區可與未繪示的相鄰電晶體共享。在一些範例中，各式源極/汲極區中的各個源極/汲極區可被連接或耦接在一起，以使鰭式場效電晶體作為兩個功能(functional)電晶體實施。舉例來說，如果相鄰(例如，而非相對)源極/汲極區52a-52f電性連接，例如藉由磊晶成長合併(coalesce)此些區域(例如，合併源極/汲極區52a及52d、合併源極/汲極區52b及52e等)，可實現兩個功能電晶體。其他範例中 的其他配置可實現其他數量的功能電晶體。
第1圖更繪示出用於後續圖示中的參考剖面。剖面A-A為沿著例如相對源極/汲極區52a-52f之間的鰭片46a中的通道的平面。剖面B-B為垂直於剖面A-A的平面，且橫跨鰭片46a中的源極/汲極區52a及橫跨鰭片46b中的源極/汲極區52d。為了清楚起見，後續圖示將參考此些參考剖面。以下附圖中以”A”符號結尾的圖示繪示出在製程的多個實例下對應於剖面A-A的剖面示意圖，且以”B”符號結尾的圖示繪示出在製程的多個實例下對應於剖面B-B的剖面示意圖。在一些圖示中，其中所示的一些組件或部件的元件符號可被省略，以避免與其他組件或部件混淆；此係為了便於描繪此些圖示。
第2A-B至12A-B圖係根據一些實施例，繪示出在形成半導體裝置的一示例製程中之中間階段下的相應中間結構的剖面示意圖。第2A-B至10A-B圖的面向可應用於於此處所述之閘極先製製程(gate-first process)及置換閘極製程(replacement gate process)。第11A-B至12A-B圖繪示出此處所描述的閘極先製製程的更進一步的面向。
第2A及2B圖繪示出半導體基板70。此半導體基板70可為或包括整塊(bulk)半導體基板、絕緣層上覆半導體(semiconductor-on-insulator,SOI)基板、或相似基板，其可為摻雜(例如，使用p-型或n-型摻質(dopant))或未摻雜的。一般而言，絕緣層上覆半導體基板包括形成於絕緣層上的半導體材料的膜層。舉例來說，此絕緣層可為，埋藏氧化物(buried oxide,BOX)層、氧化矽(silicon oxide)層、或相似層。提供上述絕緣 層於基板上，通常是矽(silicon)或玻璃(glass)基板。亦可使用其他基板，例如多層(multi-layered)或梯度(gradient)基板。在一些實施例中，半導體基板之半導體材料可包括矽(silicon,Si)或鍺(germanium,Ge)的元素半導體；包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)的化合物(compound)半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半導體；或上述之組合。
第3A及3B圖繪示出半導體基板70中的鰭片74的形成。在一些範例中，在鰭片74的形成中使用遮罩72(例如，硬遮罩)。舉例來說，沉積一或多個遮罩層於半導體基板70之上，且接著圖案化上述一或多個遮罩層成為遮罩72。在一些範例中，上述一或多個遮罩層可包括或為氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、碳氮化矽(silicon carbon nitride)、相似材料、或上述之組合，且可藉由化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、或其他沉積技術沉積。可使用光微影技術(photolithography)圖案化上述一或多個遮罩層。舉例來說，例如藉由使用旋轉塗佈(spin-on coating)可於一或多個遮罩層上形成光阻，且藉由使用適當光遮罩將光阻曝露至光中，以圖案化光阻。可接著去除光阻的已曝光或未曝光部分，其取決於使用的是正光阻或是負光阻。光阻的圖案可接著被轉移至一 或多個遮罩層，例如藉由使用形成遮罩72的合適蝕刻製程。蝕刻製程可包括反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、感應耦接電漿(inductive coupled plasma)蝕刻、相似製程、或上述之組合。此蝕刻可為非等向性(anisotropic)的。接著，在例如灰化(ashing)或濕式剝除(wet strip)製程中去除光阻。
可使用上述遮罩72蝕刻半導體基板70以在相鄰的一組鰭片74之間形成溝槽76且使鰭片74自半導體基板70突出。此蝕刻製程可包括反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、感應耦接電漿(inductive coupled plasma)蝕刻、相似製程、或上述之組合。此蝕刻可為非等向性(anisotropic)的。
第4A及4B圖繪示出隔離區78的形成，各個隔離區78位於相應的溝槽76中。上述隔離區78可包括或為絕緣材料，例如氧化物(例如氧化矽)、氮化物(nitride)、相似材料、或上述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD)(例如，於遠端控制(remote)電漿系統中沉積以化學氣相沉積為主的材料，且後硬化(post curing)此材料使其轉變為例如氧化物的其他材料)、相似製程、或上述之組合以形成此絕緣材料。可使用任意容許製程形成其他絕緣材料。在所繪示的實施例中，隔離區78包括藉由流動式化學氣相沉積製程形成的氧化矽。例如化學機械研磨(chemical mechanical polish,CMP)的平坦化製程可去除任何過量的絕緣材料及任何殘餘的遮罩 (例如，用以蝕刻上述溝槽76且形成上述鰭片74)以將絕緣材料的頂表面形成為與鰭片74的頂表面共平面。可接著凹蝕(recess)此絕緣材料以形成隔離區78。凹蝕此絕緣材料使得鰭片74自相鄰隔離區78之間突出，其從而可界定至少一部份的鰭片74作為半導體基板70上的主動區。可使用適用蝕刻製程凹蝕此絕緣材料，例如對上述絕緣材料的材料具有選擇性的蝕刻製程。舉例來說，可採用使用CERTAS®蝕刻、應用材料公司(Applied Materials)的SICONI工具或稀釋氫氟酸(dilute hydrofluoric,dHF)的化學氧化物去除(chemical oxide removal)。此外，隔離區78的頂表面可具有如圖所繪示的平坦(flat)表面、凸(convex)面、凹(concave)面(例如碟狀(dishing))、或上述之組合，其可由蝕刻製程所導致。
本領域具有通常知識者將可容易理解關於第2A-B圖至第4A-B圖之製程描述僅為如何形成鰭片74之一範例。在其他實施例中，可形成介電層於半導體基板70的頂表面之上；可蝕刻溝槽穿過介電層；可磊晶成長同質磊晶(homoepitaxial)結構於此些溝槽中；且可凹蝕此介電層以使同質磊晶結構自介電層突出以形成鰭片。在其他的實施例中，異質磊晶(heteroepitaxial)結構可以用於此些鰭片。舉例來說，可凹蝕鰭片74(例如，在平坦化隔離區78的絕緣材料之後且在凹蝕絕緣材料之前)，且可在其位置中磊晶成長不同於鰭片之材料。在更進一步的實施例中，可於半導體基板70的頂表面之上形成介電層；可蝕刻溝槽穿過介電層；可使用不同於半導體基板70之材料磊晶成長異質結構於上述溝槽中；且可凹蝕介電層以使異 質結構自介電層突出以形成鰭片。在一些同質磊晶或異質磊晶結構為磊晶成長的實施例中，此成長材料可在成長過程中原位(in situ)摻雜，此可免除之前的鰭片的佈植，雖然原位摻雜及佈植摻雜可被一起使用。此外，用於磊晶成長n型裝置的材料使用不同於p型裝置中的材料的可能是有優勢的。
第5A及5B圖繪示出位於鰭片74上的閘極堆疊的形成。上述閘極堆疊位於鰭片結構74之上且垂直於鰭片結構74側向延伸。各個閘極堆疊包括介電層80、閘極層82、及遮罩84。上述閘極堆疊可以是閘極先製製程中的操作(operational)閘極堆疊或可以是置換閘極製程中的虛置(dummy)閘極堆疊。
在閘極先製製程中，上述介電層80可以是閘極介電質，且上述閘極層82可以是閘極電極。可藉由依序形成相應的層，且接著將此些相應的層圖案化成閘極堆疊，以形成上述用於閘極堆疊的閘極介電質、閘極電極、及遮罩84。舉例來說，用於閘極介電質的膜層可包括或為氧化矽、氮化矽、高介電常數(high-k)介電材料、相似材料、或上述之多層膜。高介電常數介電材料可具有大於約7.0的介電常數值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、上述之多層膜、或上述之組合的金屬氧化物或金屬矽酸鹽(metal silicate)。上述用於閘極介電質的膜層可以是熱及/或化學成長在鰭片74上的、或共形沉積的，例如藉由電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積、分子束沉積(molecular-beam deposition,MBD)、或其他沉積技術。用於上述閘極電極的膜層可包括或為矽(例如，多晶矽(polysilicon)，其可以是摻雜或未摻雜的)、 含金屬材料(例如，鈦(titanium)、鎢(tungsten)、鋁(aluminum)、釕(ruthenium)、或相似金屬)、或上述之組合(例如矽化物或上述之多層膜)。可藉由化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、或其他沉積技術沉積上述用於閘極電極的膜層。用於遮罩84的膜層可包括或為藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術沉積的氮化矽、氮氧化矽、碳氮化矽、相似材料、或上述之組合。可接著圖案化用於遮罩84、閘極電極、及閘極介電質的膜層，舉例來說，如同先前所描述的，使用光微影技術及一或多道蝕刻製程，以形成用於各個閘極堆疊的遮罩84、閘極層82、及介電層80。
在置換閘極製程中，上述介電層80可以是界面介電質，且上述閘極層82可以是虛置閘極。可藉由依序形成相應的層，且接著將此些相應的層圖案化成閘極堆疊以形成上述用於閘極堆疊的界面介電質、虛置閘極、及遮罩84。舉例來說，用於界面介電質的膜層可包括或為氧化矽、氮化矽、相似材料、或上述之多層膜，且可以是熱及/或化學成長在鰭片74上的、或共形沉積的，例如藉由電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積、或其他沉積技術。用於虛置閘極的膜層可包括或為矽(例如，多晶矽)或藉由化學氣相沉積、物理氣相沉積、或其他沉積技術沉積的其他材料。用於遮罩84的膜層可包括或為藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術沉積的氮化矽、氮氧化矽、碳氮化矽、相似材料、或上述之組合。可接著圖案化用於 遮罩84、虛置閘極、及界面介電質的膜層，舉例來說，如同先前所描述的，使用光微影技術及一或多道蝕刻製程，以形成用於各個閘極堆疊的遮罩84、閘極層82、及介電層80。
在一些實施例中，在形成閘極堆疊之後，可在主動區中形成輕摻雜汲極(lightly doped drain,LDD)區(未具體繪示)。舉例來說，可使用閘極堆疊作為遮罩以佈植摻質至主動區中。舉例來說，示例摻質可包括或為，用於p型裝置的硼(boron)及用於n型裝置的磷(phosphorus)或砷(arsenic)，但可使用其他摻質。上述輕摻雜汲極區可具有範圍在約1015cm-3至約1017cm-3的摻質濃度。
第6A及6B圖繪示出閘極間隔物86的形成。閘極間隔物86沿著閘極堆疊的側壁(例如，介電層80、閘極層82、及遮罩84的側壁)及在鰭片74的上方形成。舉例來說，取決於隔離區78上方的鰭片74的高度，殘餘(residual)閘極間隔層86亦可沿著鰭片74的側壁形成。可藉由共形地(conformally)沉積用於閘極間隔物86的一或多個膜層且非等向性蝕刻此些一或多個膜層以形成閘極間隔物86。上述用於閘極間隔物86的一或多個膜層可包括或為碳氧化矽、氮化矽、氮氧化矽、碳氮化矽、相似材料、上述之多層、或上述之組合，且可藉由化學氣相沉積、原子層沉積、或其他沉積技術沉積。上述蝕刻製程可包括反應離子蝕刻(RIE)、中性束蝕刻(NBE)、或其他蝕刻製程。
第7A及7B圖繪示出用於源極/汲極區的凹槽(recess)90的形成。如所繪示的，形成凹槽90於位於閘極堆疊兩側的鰭片74中。可藉由蝕刻製程進行凹蝕。上述蝕刻製程可 為等向性(isotropic)或非等向性，或者，可以是對於半導體基板70的一個或多個晶面(crystalline plane)有選擇性的。因此，基於所實施的蝕刻製程，凹槽90可具有各種剖面輪廓。此蝕刻製程可為例如反應離子蝕刻、中性束蝕刻、或相似製程的乾蝕刻，或為例如使用四甲基氫氧化銨(tetramethyalammonium hydroxide,TMAH)、氫氧化銨(ammonium hydroxide,NH4OH)或其他蝕刻劑的濕蝕刻。
第8A及8B圖繪示出凹槽90中的磊晶源極/汲極區92的形成。源極/汲極區92可包括或為矽鍺(SixGe1-x，其中x可約在0至1)、碳化矽、磷化矽、純的或大體上純的鍺、三五族化合物半導體、二六族化合物半導體、或相似材料。舉例來說，用於形成三五族化合物半導體的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及相似材料。可藉由磊晶成長一材料於凹槽90中以形成位於凹槽90中的磊晶源極/汲極區92，例如藉由金屬有機化學氣相沉積(metal-organic CVD,MOCVD)、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)、選擇性磊晶成長(selective epitaxial growth,SEG)、相似製程、或上述之組合。如第8A及8B圖所繪示，由於隔離區78的阻擋(block)，磊晶源極/汲極區92首先在凹槽90中垂直成長，在此期間磊晶源極/汲極區92不會水平成長。在完全填充凹槽90之後，磊晶源極/汲極區92可垂直及水平成長以形成刻面(facet)，其可對應於半導體基板70的晶面。在一些範例中，用於p型裝置及n型裝置之磊晶源極/ 汲極區的材料是不同的。在凹蝕或磊晶成長期間，適當的遮罩可允許在不同的裝置中使用不同的材料。
本領域具有通常知識者將可容易理解關於第7A-B圖至第8A-B圖之凹蝕及磊晶成長可被省略，且可使用閘極堆疊及閘極間隔物86作為遮罩以藉由佈植摻質至鰭片74中來形成源極/汲極區。在一些實施磊晶源極/汲極區92的範例中，磊晶源極/汲極區92亦可被摻雜，例如在磊晶成長的過程中原位摻雜，及/或在磊晶成長之後藉由佈植摻質至磊晶源極/汲極區92中。舉例來說，示例摻質可包括或為，用於p型裝置的硼(boron)及用於n型裝置的磷(phosphorus)或砷(arsenic)，但可使用其他摻質。上述磊晶源極/汲極區92(或其他源極/汲極區)可具有範圍在約1019cm-3至約1021cm-3的摻質濃度。因此，如果合適的話，可藉由摻雜(例如，如果合適的話，在磊晶成長的過程中藉由佈植及/或原位摻雜)及/或磊晶成長界定出源極/汲極區，其可進一步在界定的源極/汲極區中界定出主動區。
第9A及9B圖描繪出差異接觸蝕刻終止層(CESL)96的形成。一般而言，蝕刻終止層可提供一種機制(mechanism)以在形成例如接觸件(contact)或通孔(via)時停止蝕刻製程。蝕刻終止層可由與鄰近的膜層或組件具有不同蝕刻選擇性的介電材料形成。上述差異接觸蝕刻終止層96形成在磊晶源極/汲極區92的表面上、閘極間隔物86的側壁及頂表面上、遮罩84的頂表面上、及隔離區78的頂表面上。上述差異接觸蝕刻終止層96具有水平部分96h及垂直部分96v。此水平部分96h形成在具有相應水平分量的支撐表面上。如下所進一步詳細描述的，在 形成差異接觸蝕刻終止層96期間，可藉由定向電漿活化來活化上述具有水平分量的支撐表面。上述垂直部分96v形成在不具有顯著水平分量的支撐表面上(例如，使得定向電漿活化不會活化此些表面)。上述水平部分96h的厚度(例如，在垂直於相應支撐表面的方向上)大於上述垂直部分96v的厚度(例如，在垂直於相應支撐表面的方向上)。上述差異接觸蝕刻終止層96可包括或為氮化矽、碳氮化矽、氮化碳、相似材料、或上述之組合。可藉由包括定向電漿活化的沉積製程來沉積差異接觸蝕刻終止層96，例如電漿增強原子層沉積(plasma enhanced atomic layer deposition,PEALD)、化學氣相沉積、或其他沉積技術。示例沉積製程及差異接觸蝕刻終止層96的額外細節將於後續描述，例如關於第17至23圖。
第10A及10B圖繪示出位於差異接觸蝕刻終止層96之上的第一層間介電質(interlayer dielectric,ILD)100的形成。上述第一層間介電質100可包括或為二氧化矽(silicon dioxide)、低介電常數(low-K)介電材料(例如，介電常數低於二氧化矽的材料)例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、相 似材料、或上述之組合。可藉由旋轉塗佈、化學氣相沉積、流動式化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、或其他沉積技術沉積此層間介電質。
可在沉積之後平坦化上述第一層間介電質100，例如藉由化學機械研磨(CMP)。在閘極先製製程中，第一層間介電質100的頂表面可位於差異接觸蝕刻終止層96的上部及閘極堆疊上方。因此，差異接觸蝕刻終止層96的上部可保持在閘極堆疊之上。
作為一範例，第11A及11B圖繪示出形成開口102通過第一層間介電質100及差異接觸蝕刻終止層96至磊晶源極/汲極區92，以露出至少部分磊晶源極/汲極區92。舉例來說，可使用光微影製程及一或多道蝕刻製程，以開口102來圖案化第一層間介電質100及差異接觸蝕刻終止層96。
第12A及12B圖繪示出位於開口102中至磊晶源極/汲極區92的導電部件104的形成。舉例來說，導電部件104可包括黏著層、及/或阻障層、以及位於上述黏著及/或阻障層上的導電材料。在一些範例中，如所繪示的，上述導電部件104可包括位於磊晶源極/汲極區92上的矽化物區106。可共形地沉積上述黏著及/或阻障層於開口102中且於第一層間介電質100之上。上述黏著及/或阻障層可為或包括鈦(titanium)、氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、鉭(tantalum)、氮化鉭(tantalum nitride)、氧化鉭(tantalum oxide)、相似材料、或上述之組合，且可藉由原子層沉積、化學氣相沉積、或其他沉積技術沉積。可透過使磊晶源極/汲極區92的上部與黏著及/ 或阻障層反應而在磊晶源極/汲極區92的上部上形成上述矽化物區106。可進行退火以促進磊晶源極/汲極區92與黏著及/或阻障層的反應。
可沉積上述導電材料於黏著及/或阻障層上且填充上述開口102。上述導電材料可為或包括鎢、銅、鋁、金、銀、上述之合金、相似材料、或上述之組合，且可藉由化學氣相沉積、原子層沉積、物理氣相沉積、或其他沉積技術沉積。舉例來說，在沉積導電部件104的材料之後，可藉由使用例如化學機械研磨的平坦化製程來去除過量的材料。平坦化製程可自第一層間介電質100的頂表面上方去除導電部件104的過量材料。因此，導電部件104的頂表面及第一層間介電質100的頂表面可為共平面。導電部件104可為或可稱為接觸件、插塞(plug)等。
第13A-B至16A-B圖係根據一些實施例，繪示在形成半導體裝置的另一示例製程中之中間階段下的相應中間結構的剖面示意圖。第13A-B至16A-B圖繪示出此處所描述的置換閘極製程的更進一步的面向。首先如上面關於第2A-B至第10A-B圖所描述的那樣進行處理。
第13A及13B圖繪示出使用置換閘極結構取代閘極堆疊。將上述第一層間介電質100及差異接觸蝕刻終止層96形成為具有與閘極層82的頂表面共平面的頂表面。可進行例如化學機械研磨的平坦化製程以使第一層間介電質100及差異接觸蝕刻終止層96的頂表面與閘極層82的頂表面齊平(level)。化學機械研磨亦可去除位於閘極層82上的遮罩84(且在一些例子中 為閘極間隔物86的上部)。因此，閘極層82透過第一層間介電質100及差異接觸蝕刻終止層96露出其頂表面。
隨著閘極層82透過第一層間介電質100及差異接觸蝕刻終止層96露出其頂表面，藉由例如一或多道蝕刻製程去除上述閘極層82及介電層80。可藉由對閘極層82具有選擇性的蝕刻製程以去除閘極層82，其中上述介電層80作為蝕刻終止層，且接著，可藉由對介電層80具有選擇性的不同蝕刻製程以去除介電層80。舉例來說，上述蝕刻製程可為反應離子蝕刻(RIE)、中性束蝕刻(NBE)、濕蝕刻、或其他蝕刻製程。在閘極間隔物86之間的閘極堆疊被去除之處形成凹槽(recess)，且鰭片76的通道區透過上述凹槽露出。
可在閘極堆疊被去除所形成的凹槽中形成置換閘極結構。上述置換閘極結構各包括一或多個共形層120及閘極電極122。上述一或多個共形層120包括閘極介電層且包括一或多個功函數調整層。上述閘極介電層可共形地沉積在閘極堆疊被去除所形成的凹槽中(例如，在隔離區78的頂表面上、沿著通道區的鰭片74的側壁及頂表面上、及閘極間隔物86的側壁上)及在第一層間介電質100、差異接觸蝕刻終止層96、及閘極間隔物86的頂表面上。上述閘極介電層可為或包括氧化矽、氮化矽、高介電常數(high-k)介電材料、上述之多層膜、或其他介電材料。高介電常數介電材料可具有大於約7.0的介電常數值，且可包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、上述之多層膜、或上述之組合的金屬氧化物或金屬矽酸鹽(metal silicate)。可藉由原子層沉積、電漿增強化學氣相沉積 (plasma-enhanced CVD,PECVD)、分子束沉積(molecular-beam deposition,MBD)、或其他沉積技術沉積上述閘極介電層。
接著，如果有實施功函數調整層，則其可共形地沉積在閘極介電層上。上述功函數調整層可包括或為鉭(tantalum)、氮化鉭(tantalum nitride)、鈦(titanium)、氮化鈦(titanium nitride)、相似材料、或上述之組合，且可藉由原子層沉積、電漿增強化學氣相沉積、分子束沉積、或其他沉積技術沉積。可相似於第一功函數調整層以依序沉積任何額外的功函數調整層。
形成用於閘極電極122的膜層於上述一或多個共形層120之上。用於閘極電極122的膜層可填充去除閘極堆疊所形成之凹槽的剩餘部分。用於閘極電極122的膜層可為或包括含金屬材料，例如鈷(Co)、釕(Ru)、鋁(Al)、鎢(W)、銅(Cu)、上述之多層膜、或上述之組合。可藉由原子層沉積、電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、分子束沉積(molecular-beam deposition,MBD)、物理氣相沉積、或其他沉積技術沉積用於閘極電極122的膜層。
去除用於閘極電極122的膜層及一或多個共形層120位於第一層間介電質100、差異接觸蝕刻終止層96、及閘極間隔物86的頂表面上方的一些部分。舉例來說，例如化學機械研磨的平坦化製程可去除用於閘極電極122的膜層及一或多個共形層120位於第一層間介電質100、差異接觸蝕刻終止層96、及閘極間隔物86的頂表面上方的這些部分。可因此形成如第13A圖中所繪示的包括閘極電極122及一或多個共形層120的置 換閘極結構。
第14A及14B圖繪示出位於第一層間介電質100、置換閘極結構、閘極間隔物86、及差異接觸蝕刻終止層96之上的第二層間介電質130的形成。雖然並未繪示，在一些範例中，可在第一介電質100等元件之上沉積蝕刻終止層(etch stop layer,ESL)，且可在上述蝕刻終止層之上沉積上述第二層間介電質130。如果有實施上述蝕刻終止層，則其可包括或為氮化矽(silicon nitride)、碳氮化矽(silicon carbon nitride)、碳氧化矽(silicon carbon oxide)、氮化碳(carbon nitride)、相似材料、或上述之組合，且可藉由化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積、或其他沉積技術沉積。上述第二層間介電質130可包括或為二氧化矽(silicon dioxide)、低介電常數(low-K)介電材料例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼矽酸鹽玻璃(borosilicate glass,BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、有機矽酸鹽玻璃(organosilicate glasses,OSG)、SiOxCy、旋轉塗佈玻璃(Spin-On-Glass)、旋轉塗佈聚合物(Spin-On-Polymers)、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、相似材料、或上述之組合。可藉由旋轉塗佈、化學氣相沉積、流動式化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、或其他沉積技術沉積此第二層間介電質130。
作為一範例，第15A及15B圖繪示出形成開口132穿過第二層間介電質130、第一層間介電質100及差異接觸蝕刻終止層96至磊晶源極/汲極區92以露出至少部份的磊晶源極/汲極區92。舉例來說，可使用光微影及一或多道蝕刻製程，以開口132圖案化第二層間介電質130、第一層間介電質100及差異接觸蝕刻終止層96。
第16A及16B圖繪示出位於開口132中至磊晶源極/汲極區92的導電部件134的形成。舉例來說，導電部件134可包括黏著層、及/或阻障層、以及位於上述黏著及/或阻障層上的導電材料。在一些範例中，如所繪示的，上述導電部件134可包括位於磊晶源極/汲極區92上的矽化物區136。可共形地沉積上述黏著及/或阻障層於開口132中且於第二層間介電質130之上。上述黏著及/或阻障層可為或包括鈦(titanium)、氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、鉭(tantalum)、氮化鉭(tantalum nitride)、氧化鉭(tantalum oxide)、相似材料、或上述之組合，且可藉由原子層沉積、化學氣相沉積、或其他沉積技術沉積。可透過使磊晶源極/汲極區92的上部與黏著及/或阻障層反應而在磊晶源極/汲極區92的上部上形成上述矽化物區136。可進行退火以促進磊晶源極/汲極區92與黏著及/或阻障層的反應。
可沉積上述導電材料於黏著及/或阻障層上且填充上述開口132。上述導電材料可為或包括鎢、銅、鋁、金、銀、上述之合金、相似材料、或上述之組合，且可藉由化學氣相沉積、原子層沉積、物理氣相沉積、或其他沉積技術沉積。舉例 來說，在沉積導電部件134的材料之後，可藉由使用例如化學機械研磨的平坦化製程來去除過量的材料。平坦化製程可自第二層間介電質130的頂表面上方去除導電部件134的過量材料。因此，導電部件134的頂表面及第二層間介電質130的頂表面可為共平面。導電部件134可為或可稱為接觸件、插塞等。
第17至20圖係根據一些實施例，繪示在半導體裝置中形成差異接觸蝕刻終止層的製程中之中間階段下的相應中間結構的剖面示意圖，差異蝕刻終止層藉由示例電漿增強原子層沉積(plasma enhanced atomic layer deposition,PEALD)形成。第21圖係根據一些實施例之第17至20圖之示例電漿增強原子層沉積製程的流程圖。雖然在差異接觸蝕刻終止層的背景下描述，但此示例電漿增強原子層沉積製程可被用以形成任意膜層，例如並非蝕刻終止層的膜層。
第17圖繪示出透過先前關於第2A-B至第8A-B圖所描述的製程所形成的中間結構的一部分。此中間結構包括具有鰭片74的半導體基板、位於鰭片74中且側向位於閘極間隔物86之間的磊晶源極/汲極區92、以及包括遮罩84且沿著閘極間隔物86的閘極堆疊。
第18圖繪示出在上述中間結構上形成單層膜(monolayer)，其中上述單層膜藉由在電漿增強原子層沉積製程中曝露於第一前驅物而形成，如第21圖的步驟202中所示。舉例來說，取決於待沉積的材料，將第17圖之中間結構曝露至第一前驅物，例如二氯矽烷(dichlorosilane,SiH2Cl2,DCS)或其他前驅物。在所繪示的範例中，使用二氯矽烷前驅物，且沿著曝 露至二氯矽烷前驅物的中間結構的外表面形成SiH3的單層膜。上述外表面包括遮罩84的頂表面、閘極間隔物86的側壁及頂表面、磊晶源極/汲極區92的上表面、及隔離區78的頂表面(例如，請參照第8B及9B圖)。在其他範例中，可使用不同前驅物，其可形成不同材料的單層膜。在曝露至第一前驅物之後，可自用於將上述中間結構曝露至第一前驅物的機台腔室中清除(purge)上述第一前驅物。
第19圖繪示出在上述單層膜上進行定向電漿活化200，例如在第21圖的步驟204中。上述定向、或非等向的電漿活化將部分單層膜活化，以提升與後續前驅物的反應。藉由定向電漿活化200將在上述中間結構具有水平分量的上表面上的部分單層膜活化，而定向電漿活化200可能不會活化不具有水平分量的相應表面上的部分單層膜。基於表面的增加的水平部分可提升表面的活化。舉例來說，不具有或幾乎沒有水平分量的表面可沒有或幾乎沒有活化，而具有較大水平分量的表面可具有較大的活化。
在所繪示的範例中，舉例來說，如第8B圖所繪示的，磊晶源極/汲極區92的上表面為刻面，使得磊晶源極/汲極區92的的各個上表面具有水平分量及垂直分量。藉由定向電漿活化200將磊晶源極/汲極區92的上表面上的單層膜活化。如所繪示的，上述閘極間隔物86的側壁為垂直且不具有顯著水平分量的，且因此並不會被定向電漿活化200所活化。
如第19圖所繪示的，氬(argon,Ar)定向電漿將在上述中間結構具有水平分量的上表面上的部分單層膜活化以將 此些部分中的SiH3改變為活化的SiH2*。在一些範例中，實施以活化上述單層膜的電漿製程可以是微波遠端電漿(microwave remote plasma)，但亦可實施其他電漿源，例如直接電漿(direct plasma)。用於電漿的氬(argon,Ar)氣體的流速範圍可在約1000sccm至約9000sccm。上述電漿製程的壓力範圍可在約0.5Torr至約50Torr。上述電漿製程的溫度範圍可在約200℃至約650℃。上述電漿製程的電漿產生器的功率範圍可在約50W至約4000W。上述電漿製程的電漿產生器的頻率範圍可在約13.56MHz至約2.45GHz。上述電漿製程的基板座(substrate holder)可以是未加偏壓的(unbiased)。中間結構曝露至電漿製程的持續時間範圍可在0.1秒至120秒。在其他範例中，可使用不同電漿(例如不同電漿製程、條件、及/或氣體(例如惰性氣體、氮氣、或相似氣體))以活化上述部分單層膜。藉由使用定向電漿活化200來活化上述部分單層膜，可在經活化的部分單膜層上產生更多的反應位點(reaction site)以在電漿增強原子層沉積(PEALD)製程中與後續前驅物反應。可在同一機台腔室中原位(in situ)進行上述定向電漿活化200，此機台腔室用於將中間結構曝露至第一前驅物，且隨後將其曝露至第二前驅物。
第20圖繪示出在上述中間結構上形成的膜層，其中上述膜層藉由在電漿增強原子層沉積(PEALD)製程中曝露於第二前驅物而形成，例如第21圖的步驟206中所示。舉例來說，取決於待沉積的材料，將第19圖之中間結構曝露至第二前驅物，例如氨(ammonia,NH3)電漿或其他前驅物。第二前驅物與經活化的部分單層膜的反應多於未活化的部分單層膜。舉例 來說，由於在來自定向電漿活化200的經活化的單層膜部分上形成的反應位點增加，因此相較於未活化部分的單膜層與第二前驅物之間的反應，在經活化部分的單層膜與第二前驅物之間具有更多的反應。這導致了差異接觸蝕刻終止層96在具有水平分量的上表面上(活化發生之處)較不具有顯著水平分量的垂直表面上(大致不發生活化之處)以更高的沉積速率沉積。
在第20圖所繪示的範例中，使用氨(ammonia,NH3)電漿前驅物與大部分、或全部(在一些情況下)的活化的SiH2*及一些未活化的SiH3(例如，少於活化的SiH2*)反應，以形成氮化矽(例如，SiNH2)。舉例來說，可以範圍在約50sccm至約1000sccm的流速將氨(ammonia,NH3)電漿前驅物流送至電漿製程中。因此，在所繪示的範例中，相較於不具有顯著水平分量的垂直表面，具有水平分量的上表面沉積有較多的SiNH2。在其他範例中，使用不同的前驅物，其可形成不同材料的膜層。在曝露至第二前驅物之後，可自用於將上述中間結構曝露至第二前驅物的機台腔室中清除上述第二前驅物。
第18至第20圖，及第21圖的步驟202、204、及206繪示出上述電漿增強原子層沉積(PEALD)製程的週期(cycle)。於第18至第20圖，及第21圖的步驟202、204、及206描述的製程可重複任意次數，例如，可實施任意數量的週期的電漿增強原子層沉積製程，例如藉由第21圖的流程中的循環(loop)所繪示，以達到具有預期厚度的差異接觸蝕刻終止層96。
在其他範例中，根據一些實施例，可使用具有原位電漿活化的化學氣相沉積製程以在半導體裝置中形成差異 接觸蝕刻終止層。第22圖係根據一些實施例繪示出具有原位電漿活化的示例化學氣相沉積製程的流程圖。雖然在差異接觸蝕刻終止層的背景下描述，但此示例化學氣相沉積製程可被用以形成任意膜層，例如並非蝕刻終止層的膜層。
舉例來說，可將第17圖中的中間結構轉移至化學氣相沉積設備的腔室中，且在化學氣相沉積設備的腔室中提供一或多種前驅物(例如，包括至少兩種前驅物的混合物)，如第22圖的步驟222所示。藉由將上述結構曝露至腔室中的一或多種前驅物，可沉積膜層。可將上述結構曝露至一或多種前驅物持續一段時間，上述持續時間少於用於沉積具有最終厚度的膜層的持續時間。可自化學氣相沉積設備的腔室中清除上述一或多種前驅物。
在清除上述一或多種前驅物之後，在化學氣相沉積設備的腔室中，對中間結構進行定向電漿活化，如第22圖的步驟224所示。上述定向、或非等向的電漿活化將所沉積之膜層具有水平分量的部分得上表面活化，以提升與一或多種前驅物的反應物(例如，二或更多前驅物)的反應。相似於關於第19圖所描述的那樣，藉由定向電漿活化將具有水平分量的部分膜層的相應上表面活化，而定向電漿活化可能不會活化不具有水平分量的相應表面。舉例來說，藉由定向電漿活化將磊晶源極/汲極區92上的部分膜層的上表面活化，而閘極間隔物86的側壁上的部分膜層的表面為垂直且不具有顯著水平分量，故未被定向電漿活化所活化。藉由使用定向電漿活化將具有水平分量的上表面活化，可在活化上表面上產生更多的反應位點以與化 學氣相沉積製程中的一或多個後續前驅物的反應物反應。
在定向電漿活化之後，在化學氣相沉積設備的腔室中提供一或多種前驅物(例如，包括至少兩個前驅物的混合物)，如第22圖的步驟226所示。可能會發生氣相反應，為中間結構上的表面提供反應物。經活化上表面提供了比非活化表面更多的用於吸附反應物並與反應物反應的反應位點。這導致了差異接觸蝕刻終止層96在具有水平分量的上表面上(活化發生之處)相較於不具有顯著水平分量的垂直表面上(大致不發生活化之處)，以更高的沉積速率沉積。
在一些範例中，週期性地，可自化學氣相沉積設備的腔室中清除上述一或多種前驅物，且可在化學氣相沉積設備的腔室中原位進行定向電漿活化。之後，可在化學氣相沉積設備的腔室中提供上述一或多種前驅物。如藉由第22圖之流程圖中的循環所繪示的，透過以這種方式重複上述定向電漿活化，水平表面上及垂直表面上的沉積速率可保持更大的比例。進行定向電漿活化、提供一或多種前驅物、以及清除一或多種前驅物的處理可以任意次數重複。
第23圖繪示出差異接觸蝕刻終止層96的面向，上述差異蝕刻終止層使用第18至20圖之電漿增強原子層沉積製程、使用具有原位定向電漿活化的化學氣相沉積製程、或其他差異沉積製程所形成。上述差異接觸蝕刻終止層96包括水平部分96h及垂直部分96v，其中水平部分96h位於其下具有水平分量之上表面上，而垂直部分96v位於不具有顯著水平分量的支撐垂直表面上。形成於支撐表面上的水平部分96h，其具有垂 直於支撐表面方向上的厚度Th。形成於支撐表面上的垂直部分96v，其具有垂直於支撐表面方向上的厚度Tv。水平部分96h的厚度Th大於垂直部分96v的厚度Tv。在一些範例中，水平部分96h的厚度Th相較於垂直部分96v的厚度Tv大至少2奈米。舉例來說，水平部分96的厚度Th可以為4奈米，且垂直部分96v的厚度Tv可以為2奈米。在一些範例中，水平部分96的厚度Th對垂直部分96v的厚度Tv的比值可以等於或大於約2。
在閘極間隔物86的相對側壁表面之間繪示出第一尺寸D1，差異接觸蝕刻終止層96之相應垂直部分96v形成於閘極間隔物86上。在差異接觸蝕刻終止層96之相應垂直部分96v的相對表面之間繪示出第二尺寸D2。第一尺寸D1大致上相等於第二尺寸D2加上兩倍的垂直部分96v的厚度Tv。
一些實施例可達成一些優點。在一些實施中，相較於整個具有均勻的厚度的接觸蝕刻終止層，由於可以透過減小垂直部分96v的厚度Tv來增加第二尺寸D2，用於形成導電部件(例如，第12A及16A圖中的導電部件104或134)的製程寬裕度可被提升。在其他實施方式中，在對形成導電部件(其可決定最小第二尺寸D2)給定製程寬裕度的情況下，相較於整個具有均勻的厚度的接觸蝕刻終止層，差異接觸蝕刻終止層96可允許水平部分96的厚度Th增加、閘極間隔物86的寬度(例如，在第二尺寸D2的方向上)增加、及/或閘極堆疊寬度增加。舉例來說，如果閘極間隔物86的寬度是相對小的，則垂直部分96v的厚度Tv可以是相對大的，其可允許水平部分96的厚度Th成比例性的增大。舉例來說，這可以允許在形成開口(例如，第11A-B 及15A-B圖中的開口102或132)的蝕刻製程期間更好地保護磊晶源極/汲極區92。這也可以允許更好地保護磊晶源極/汲極區92免於氧化。舉例來說，如果垂直部分96v的厚度Tv是相對小的，閘極間隔物86的寬度可以是相對大的，其可以允許更多的間隔物材料(例如，低介電常數材料)用於閘極間隔物86，以藉由降低電阻-電容(resistance-capacitance,RC)延遲來提升裝置性能。如果閘極間隔物86的寬度及水平部分96的厚度Th與在均勻的接觸蝕刻終止層製程中的對應結構相比保持相同，則垂直部分96v的厚度Tv可以減小，其可允許增加閘極堆疊的寬度(例如，平行於相應磊晶源極/汲極區92之間的通道長度方向)。可實現尺寸及厚度的各種置換及組合以允許實現各種優點。
一實施例為一結構。上述結構包括位於基板上的主動區、位於主動區之上的閘極結構、沿著上述閘極結構之側壁的閘極間隔物、以及差異蝕刻終止層。上述主動區包括源極/汲極區，且上述源極/汲極區靠近上述閘極結構。上述差異蝕刻終止層沿著上述閘極間隔物之側壁具有第一部分且在上述源極/汲極區之上表面上具有第二部分。上述第一部分之第一厚度位於垂直於上述閘極間隔物之側壁的方向上，上述第二部分之第二厚度位於垂直於上述源極/汲極區之上表面的方向上。上述第二厚度大於上述第一厚度。在一實施例中，上述源極/汲極區係磊晶源極/汲極區。在一實施例中，上述差異蝕刻終止層包括氮化矽。在一實施例中，上述第二厚度較上述第一厚度大約至少2奈米(nm)。在一實施例中，更包括位於上述差異蝕刻終止層之上的層間介電質，以及穿過上述層間介電質及 上述差異蝕刻終止層的第二部分且接觸上述源極/汲極區的導電部件。
另一實施例為一種半導體製程方法。於位於基板上的裝置結構之上形成差異層。在第一曝露步驟中將裝置結構曝露至一或多個第一前驅物。在上述第一曝露步驟之後，使用定向電漿活化來活化上述裝置結構上的上表面。在活化上述裝置結構上的上表面之後，在第二曝露步驟中將上述裝置結構曝露至一或多個第二前驅物。在上述裝置結構曝露至一或多個第二前驅物時，上述裝置結構經活化的上表面較上述裝置結構上的非活化表面發生更多的反應。在一實施例中，其中上述一或多個第一前驅物包括一未被包括於一或多個第二前驅物的第一種前驅物；在上述第一曝露步驟期間，上述第一種前驅物與上述裝置結構的上表面及側壁表面反應，上述裝置結構的上表面具有水平分量；上述裝置結構上經活化的上表面係為上述裝置結構經反應的上表面；以及上述該一或多個第二前驅物包括一未被包括於該一或多個第一前驅物的第二種前驅物。在一實施例中，上述第一種前驅物為二氯矽烷(dichlorosilane,SiH2Cl,DCS)；以及上述第二種前驅物為氨(ammonia,NH3)，且上述第二曝露步驟包括電漿。在一實施例中，其中形成上述差異層包括使用原子層沉積製程。在一實施例中，其中一或多個第一前驅物包括至少兩種前驅物；在上述第一曝露步驟期間，上述至少兩種前驅物反應以在上述裝置結構的上表面及側壁表面上形成上述差異層的一部份，上述裝置結構的上表面具有水平分量；上述裝置結構上經活化的上表面係為上述裝置結構的上表 面上的上述差異層的部分的上表面；以及上述一或多個第二前驅物包括至少兩種前驅物。在一實施例中，其中形成上述差異層更包括使用化學氣相沉積製程，其中上述定向電漿活化與上述化學氣相沉積製程原位進行。在一實施例中，其中形成上述差異層的步驟沿著該裝置結構上的上表面形成了差異層的第一部分且沿著上述裝置結構上的非活化表面形成了差異層的第二部分，上述差異層的第一部分具有垂直於裝置結構上的上表面的第一厚度，上述差異層的第二部分具有垂直於裝置結構上的非活化表面的第二厚度，上述第一厚度大於上述第二厚度。在一實施例中，其中上述裝置結構包括位於基板上的主動區，上述主動區包括源極/汲極區、位於鄰接上述源極/汲極區的主動區之上的閘極間隔物，上述裝置結構上的上表面係沿著源極/汲極區的上表面，裝置結構上的非活化表面係沿著閘極間隔物的側壁表面。在一實施例中，其中上述主動區係位於基板上的鰭片中，且上述源極/汲極區係磊晶源極/汲極區。
另一實施例為一種半導體製程方法。形成差異蝕刻終止層，上述差異蝕刻終止層具有位於源極/汲極區之上表面之上的第一部分以及沿著閘極間隔物的側壁的第二部分。上述源極/汲極區係位於主動區中，且上述閘極間隔物係位於靠近上述源極/汲極區的主動區之上。上述第一部分的厚度大於上述第二部分的厚度。上述差異蝕刻終止層的形成包括進行定向活化。沉積層間介電質於上述差異蝕刻終止層之上。形成導電部件，上述導電部件穿過該層間介電質及該差異蝕刻終止層且接觸該源極/汲極區。在一實施例中，其中上述該定向活化 係電漿定向活化。在一實施例中，其中上述差異蝕刻終止層的形成包括：在機台腔室中以第一曝露步驟將上述源極/汲極區的上表面及上述閘極間隔物的側壁曝露至第一前驅物，以沿著上述源極/汲極區的上表面及上述閘極間隔物的側壁形成相應的反應表面；在上述第一曝露步驟之後，自上述機台腔室中清除(purge)上述第一前驅物；在清除上述第一前驅物之後，在上述機台腔室中進行上述定向活化以沿著上述源極/汲極區的上表面活化反應表面；以及在進行上述定向活化之後，在上述機台腔室中以第二曝露步驟將沿著上述源極/汲極區的上表面的上述經活化的反應表面以及沿著上述閘極間隔物的側壁的反應表面曝露至一第二前驅物，上述第二前驅物並未被包括在上述第一曝露步驟中，上述第一前驅物並未被包括在上述第二曝露步驟中。在一實施例中，其中上述差異蝕刻終止層的形成包括使用原子層沉積製程。在一實施例中，其中上述差異蝕刻終止層的形成包括在機台腔室中以第一曝露步驟將上述源極/汲極區的上表面以及上述閘極間隔物的側壁曝露至至少兩個前驅物，以沿著上述源極/汲極區的上表面以及上述閘極間隔物的側壁形成上述差異蝕刻終止層的一部份；在上述第一曝露步驟之後，在上述機台腔室中進行上述定向活化以沿著上述源極/汲極區的上表面活化上述差異蝕刻終止層的上述部分；以及在進行上述定向活化之後，在上述機台腔室中將沿著上述源極/汲極區的上表面的上述差異蝕刻終止層的經活化部分以及沿著上述閘極間隔物的側壁的上述差異蝕刻終止層的上述部分曝露至至少兩個前驅物。在一實施例中，其中上述差異蝕刻終 止層的形成包括使用化學氣相沉積製程，其中上述定向電漿活化與上述化學氣相沉積製程原位進行。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。

Claims (20)

  1. 一種半導體結構，包括：一主動區，位於一基板上，該主動區包括一源極/汲極區；一閘極結構，位於該主動區之上，該源極/汲極區靠近該閘極結構；一閘極間隔物，沿著該閘極結構之側壁；以及一差異(differential)蝕刻終止層，沿著該閘極間隔物之側壁具有一第一部分且在該源極/汲極區之上表面上具有一第二部分，該第一部分之一第一厚度位於垂直於該閘極間隔物之側壁的方向上，該第二部分之一第二厚度位於垂直於該源極/汲極區之上表面的方向上，該第二厚度大於該第一厚度。
  2. 如申請專利範圍第1項所述之半導體結構，其中該源極/汲極區係一磊晶源極/汲極區。
  3. 如申請專利範圍第1項所述之半導體結構，其中該差異蝕刻終止層包括氮化矽。
  4. 如申請專利範圍第1項所述之半導體結構，其中該第二厚度較該第一厚度大約至少2奈米(nm)。
  5. 如申請專利範圍第1項所述之半導體結構，更包括：一層間介電質(ILD)，位於該差異蝕刻終止層之上；以及一導電部件，穿過該層間介電質及該差異蝕刻終止層的該第二部分且接觸該源極/汲極區。
  6. 一種半導體製程方法，包括：於一裝置結構之上形成一差異層，該裝置結構位於一基板 上，該差異層的形成包括：在一第一曝露步驟中將該裝置結構曝露至一或多個第一前驅物；在該第一曝露步驟之後，使用一定向電漿活化來活化該裝置結構上的上表面；以及在活化該裝置結構上的上表面之後，在一第二曝露步驟中將該裝置結構曝露至一或多個第二前驅物，其中在該裝置結構曝露至一或多個第二前驅物時，該裝置結構經活化的上表面較該裝置結構上的非活化表面發生更多的反應。
  7. 如申請專利範圍第6項所述之半導體製程方法，其中：該一或多個第一前驅物包括一未被包括於該一或多個第二前驅物的第一種前驅物；在該第一曝露步驟期間，該第一種前驅物與該裝置結構的上表面及側壁表面反應，該裝置結構的上表面具有一水平分量(component)；該裝置結構上經活化的上表面係為該裝置結構經反應的上表面；以及該一或多個第二前驅物包括一未被包括於該一或多個第一前驅物的第二種前驅物。
  8. 如申請專利範圍第7項所述之半導體製程方法，其中：該第一種前驅物為二氯矽烷(dichlorosilane,SiH 2Cl,DCS)；以及該第二種前驅物為氨(ammonia,NH 3)，且該第二曝露步驟包括一電漿。
  9. 如申請專利範圍第6項所述之半導體製程方法，其中該差異層的形成包括使用一原子層沉積(atomic layer deposition,ALD)製程。
  10. 如申請專利範圍第6項所述之半導體製程方法，其中：該些一或多個第一前驅物包括至少兩種前驅物；在該第一曝露步驟期間，該些至少兩種前驅物反應以在該裝置結構的上表面及側壁表面上形成該差異層的一部份，該裝置結構的上表面具有一水平分量；該裝置結構上經活化的上表面係為該裝置結構的上表面上的該差異層的該部分的上表面；以及該一或多個第二前驅物包括至少兩種前驅物。
  11. 如申請專利範圍第6項所述之半導體製程方法，其中形成該差異層更包括使用一化學氣相沉積(chemical vapor deposition,CVD)製程，其中該定向電漿活化與該化學氣相沉積製程原位進行。
  12. 如申請專利範圍第6項所述之半導體製程方法，其中該差異層的形成沿著該裝置結構上的上表面形成了該差異層的一第一部分且沿著該裝置結構上的非活化表面形成了該差異層的一第二部分，該差異層的該第一部分具有垂直於該裝置結構上的上表面的一第一厚度，該差異層的該第二部分具有垂直於該裝置結構上的非活化表面的一第二厚度，該第一厚度大於該第二厚度。
  13. 如申請專利範圍第6項所述之半導體製程方法，其中該裝置結構包括： 一主動區，位於該基板上，該主動區包括一源極/汲極區；以及一閘極間隔物，位於鄰接該源極/汲極區的該主動區之上，該裝置結構上的上表面係沿著該源極/汲極區的上表面，該裝置結構上非活化的表面係沿著該閘極間隔物的側壁表面。
  14. 如申請專利範圍第13項所述之半導體製程方法，其中該主動區係位於該基板上的一鰭片中，且該源極/汲極區係一磊晶源極/汲極區。
  15. 一種半導體製程方法，包括：形成一差異蝕刻終止層，該差異蝕刻終止層具有位於一源極/汲極區之上表面之上的一第一部分以及沿著一閘極間隔物的側壁的一第二部分，該源極/汲極區係位於一主動區中，該閘極間隔物係位於靠近該源極/汲極區的該主動區之上，該第一部分的厚度大於該第二部分的厚度，形成該差異蝕刻終止層包括進行一定向活化；沉積一層間介電質於該差異蝕刻終止層之上；以及形成一導電部件，該導電部件穿過該層間介電質及該差異蝕刻終止層且接觸該源極/汲極區。
  16. 如申請專利範圍第15項所述之半導體製程方法，其中該定向活化係一電漿定向活化。
  17. 如申請專利範圍第15項所述之半導體製程方法，其中該差異蝕刻終止層的形成包括：在一機台腔室中以一第一曝露步驟將該源極/汲極區的上表 面及該閘極間隔物的側壁曝露至一第一前驅物，以沿著該源極/汲極區的上表面及該閘極間隔物的側壁形成相應的反應表面；在該第一曝露步驟之後，自該機台腔室中清除(purge)該第一前驅物；在清除該第一前驅物之後，在該機台腔室中進行該定向活化以沿著該源極/汲極區的上表面活化該反應表面；以及在進行該定向活化之後，在該機台腔室中以第二曝露步驟將沿著該源極/汲極區的上表面的經活化的反應表面以及沿著該閘極間隔物的側壁的該反應表面曝露至一第二前驅物，該第二前驅物並未被包括在該第一曝露步驟中，該第一前驅物並未被包括在該第二曝露步驟中。
  18. 如申請專利範圍第15項所述之半導體製程方法，其中該差異蝕刻終止層的形成包括使用一原子層沉積製程。
  19. 如申請專利範圍第15項所述之半導體製程方法，其中該差異蝕刻終止層的形成包括：在一機台腔室中以一第一曝露步驟將該源極/汲極區的上表面以及該閘極間隔物的側壁曝露至至少兩種前驅物，以沿著該源極/汲極區的上表面以及該閘極間隔物的側壁形成該差異蝕刻終止層的一部份；在該第一曝露步驟之後，在該機台腔室中進行該定向活化以沿著該源極/汲極區的上表面活化該差異蝕刻終止層的該部分；以及在進行該定向活化之後，在該機台腔室中將沿著該源極/汲 極區的上表面的該差異蝕刻終止層經活化部分以及沿著該閘極間隔物的側壁的該差異蝕刻終止層的該部分曝露至至少兩種前驅物。
  20. 如申請專利範圍第15項所述之半導體製程方法，其中該差異蝕刻終止層的形成包括使用一化學氣相沉積製程，其中該定向活化與該化學氣相沉積製程原位進行。
TW107132049A 2017-09-28 2018-09-12 半導體結構及半導體製程方法 TWI704693B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762564760P 2017-09-28 2017-09-28
US62/564,760 2017-09-28
US15/874,618 2018-01-18
US15/874,618 US10763104B2 (en) 2017-09-28 2018-01-18 Method of forming differential etch stop layer using directional plasma to activate surface on device structure

Publications (2)

Publication Number Publication Date
TW201916377A true TW201916377A (zh) 2019-04-16
TWI704693B TWI704693B (zh) 2020-09-11

Family

ID=65809296

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107132049A TWI704693B (zh) 2017-09-28 2018-09-12 半導體結構及半導體製程方法

Country Status (3)

Country Link
US (2) US10763104B2 (zh)
KR (1) KR102115253B1 (zh)
TW (1) TWI704693B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651257B2 (en) * 2017-12-18 2020-05-12 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and manufacturing method thereof
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10930510B2 (en) * 2019-05-21 2021-02-23 International Business Machines Corporation Semiconductor device with improved contact resistance and via connectivity
US11139397B2 (en) * 2019-09-16 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal compound layers for semiconductor devices
US11257932B2 (en) * 2020-01-30 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor device structure and method for forming the same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615426B2 (en) 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
KR101033222B1 (ko) 2007-06-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법
KR20090012573A (ko) 2007-07-30 2009-02-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8545936B2 (en) * 2008-03-28 2013-10-01 Asm International N.V. Methods for forming carbon nanotubes
US8716132B2 (en) * 2009-02-13 2014-05-06 Tokyo Electron Limited Radiation-assisted selective deposition of metal-containing cap layers
US20100314690A1 (en) 2009-06-15 2010-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall-Free CESL for Enlarging ILD Gap-Fill Window
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
US9142462B2 (en) * 2010-10-21 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer and method of forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8722546B2 (en) 2012-06-11 2014-05-13 Asm Ip Holding B.V. Method for forming silicon-containing dielectric film by cyclic deposition with side wall coverage control
KR102003959B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
EP2696369B1 (en) 2012-08-10 2021-01-13 IMEC vzw Methods for manufacturing a field-effect semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8921191B2 (en) 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
KR102154112B1 (ko) * 2013-08-01 2020-09-09 삼성전자주식회사 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US10170332B2 (en) 2014-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET thermal protection methods and related structures
JP6629312B2 (ja) * 2014-07-03 2020-01-15 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 選択的堆積のための方法及び装置
US9299803B2 (en) * 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US20160064275A1 (en) * 2014-08-27 2016-03-03 Applied Materials, Inc. Selective Deposition With Alcohol Selective Reduction And Protection
US9190489B1 (en) 2014-09-08 2015-11-17 Lam Research Corporation Sacrificial pre-metal dielectric for self-aligned contact scheme
US10062564B2 (en) * 2014-12-15 2018-08-28 Tokyo Electron Limited Method of selective gas phase film deposition on a substrate by modifying the surface using hydrogen plasma
US9559184B2 (en) 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
DE112015006918T5 (de) 2015-09-17 2018-06-07 Intel Corporation Verfahren zum dotieren eines unteren finnengebiets einer halbleiterfinnenstruktur und vorrichtungen, die diese enthalten
TWI672815B (zh) 2015-10-14 2019-09-21 聯華電子股份有限公司 金氧半導體電晶體與形成閘極佈局圖的方法
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US9761483B1 (en) 2016-03-07 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
TWI612674B (zh) 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
CN107492572B (zh) 2016-06-13 2022-05-17 联华电子股份有限公司 半导体晶体管元件及其制作方法
KR102616489B1 (ko) * 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법

Also Published As

Publication number Publication date
KR20190037068A (ko) 2019-04-05
US10804271B2 (en) 2020-10-13
KR102115253B1 (ko) 2020-05-28
TWI704693B (zh) 2020-09-11
US20190096888A1 (en) 2019-03-28
US20200035679A1 (en) 2020-01-30
US10763104B2 (en) 2020-09-01

Similar Documents

Publication Publication Date Title
US11004688B2 (en) FinFET device and method of forming
TWI682446B (zh) 半導體元件的製造方法
CN109841563B (zh) 选择性覆盖工艺和由此形成的结构
TWI704693B (zh) 半導體結構及半導體製程方法
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
TWI696289B (zh) 半導體裝置及其形成方法
TWI740250B (zh) 半導體裝置及其形成方法
TWI685036B (zh) 鰭型場效電晶體裝置及其形成方法
US10115639B2 (en) FinFET device and method of forming the same
TW201917890A (zh) 半導體結構及其製造方法
TW201926695A (zh) 半導體結構及其製造方法
TW202013457A (zh) 半導體裝置的形成方法
TWI739147B (zh) 半導體裝置及其形成方法
TWI792061B (zh) 半導體裝置及其形成方法
TWI731971B (zh) 含氮材料選擇性蝕刻方法
TWI707388B (zh) 鰭式場效電晶體裝置的製造方法
TWI767509B (zh) 半導體裝置的製造方法
US20230326746A1 (en) Low-k Feature Formation Processes and Structures Formed Thereby
CN109585552B (zh) 差异层形成工艺和由此形成的结构
US20240087947A1 (en) Semiconductor device and method of manufacturing