KR20000069646A

KR20000069646A - 위상 동기 루프에 의해 수행된 직접 디지털 합성기를 포함하는 연속 위상 변조기

Info

Publication number: KR20000069646A
Application number: KR1019997005662A
Authority: KR
Inventors: 선데가드보
Original assignee: 클라스 노린, 쿨트 헬스트룀; 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1996-12-20
Filing date: 1997-12-16
Publication date: 2000-11-25
Also published as: DE69712092D1; CA2275589A1; AU5502298A; US5834985A; EP0944960B1; WO1998028852A3; WO1998028852A2; BR9714050A; DE69712092T2; EP0944960A2; CN1245596A; AU724122B2

Abstract

시스템(10) 및 방법은 위상 변조 발생기(12)가 변조 인덱스(h/N)로 DDS(18) 의 출력신호를 변조하는데 이용되는 것이 제공된다. 상기 우상 변조 DDS 출력은 PLL(26)의 기준과 같이 상기 변조된 DDS 신호로써 PLL(26)을 구동하고, 이것은 무선송신기에 대한 상향변환단이다. 상기 PLL(26)의 출력은 h의 변조 인덱스를 가질 것이다. 결과적으로, 상기 DDS(18) 출력의 주파수 밴드는 통상의 송신기에 이용된 상향변환단의 주파수밴드보다 훨신 협소하고, 상기 송신신호에 불요 방출이 상당히 작다. 그러나, 상기 위상 변조된 DDS 구동 PLL 망의 형태를 제공하는 송신기는 여전히 광역 주파수밴드에 걸쳐 송신할 수 있다.

Description

직접 디지털 합성기 구동 위상 동기 루프용 디지털 연속 위상변조{DIGITAL CONTINUOUS PHASE MODULATION FOR A DDS-DRIVEN PHASE LOCKED LOOP}

새로운 무선 송신기를 개발하는 목적은 값싸고 소형인 송신기를 만들고, 반면에 종래의 송신기보다 성능을 향상시킨 송신기를 만드는 것이다. 이러한 목표를 달성하는 한가지 방법은 상기 송신기의 출력 근처에 디지털 도메인을 이동하여 복수의 아날로그 성분을 제거하는 것이다. 직접 디지털 합성기(Direct Digital Synthesizer)(DDS)를 제공하는 송신기는 이러한 목표를 달성하기 위하여 개발되었다. 그러나, 현존하는 송신기에서 DDS를 사용할 때 발생하는 문제점은 상기 변조된 중간주파수 DDS 신호를 상기 무선주파수(RF) 송신밴드로 상향 변환하는데 이용된 종래의 변조기술이 상기 DDS의 디지털 대 아날로그 변환기에 의해 주어진 한도 때문에 광역 주파수 밴드에 걸쳐 송신기를 동작하는 것이 비실제적이다는 것이다.

다른 문제점은 현존하는 송신기의 DDS 구동 위상 동기 루프(PLL)를 이용할 때 발생하는데, 즉, 이러한 장치에 대하여 유효한 변조기술을 개발하지 못했다. 예컨대, 미국특허 제4,965,533호는 DDS 구동 PLL를 설명하지만, 비변조 합성기를 설명한다. 가우스 최소 편이(Gaussian Minimum Shift Keying)(GMSK) 변조를 한 DDS는 미국특허 제5,425,055호에 설명되었지만, DDS 구동 PLL은 설명하지 않았다. 그럼에도 불구하고, 빠른 주파수 호핑을 적용하고 상당한 광역 주파수밴드(예, 셀룰러 시스템)에 걸쳐 동작하는 통신시스템에서 DDS 기술을 이용하면, DDS 구동 PLL 망의 형태를 이용하는 것은 상기 시스템에 위치될 엄격한 성능 요청을 충족시키기 위하여 상기 송신기에 대한 순서에 필요시될 것이다.

본 발명은 일반적으로 무선송신기 분야에 관한 것으로써, 특히, 직접 디지털 합성기 구동 위상 동기 루프용 디지털 연속 위상 변조기에 관한 것이다.

도 1은 DDS 구동 PLL를 가진 CPM 발생기의 이용을 도시하고, 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 시스템의 개략 블록도.

도 2는 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 DDS 예의 개략 블록도.

도 3은 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 PLL 예의 개략 블록도.

도 4는 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 CPM 발생기 예의 개략 블록도.

도 5는 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 어드레스 계산기의 개략 블록도.

도 6A는 체배하는(multiplying) 상향변환단 없이 종래의 GMSK DDS 송신기에 대한 메모리부의 메모리 내용을 도시하는 도시도.

도 6B는 본 발명에 따른 DDS 구동 PLL 송신기에 대한 도 4의 메모리부(54)의 메모리 내용을 도시하는 도시도.

도 6C는 도 6A의 송신기에 대한 위상단을 도시하는 도시도.

도 6D는 도 6B의 DDS 구동 PLL 송신기에 대한 위상단을 도시하는 도시도.

도 7은 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 송신기단 예의 개략 블록도.

도 8은 도 1 및 도 7에 도시된 연속 위상변조 DDS 구동 PLL 시스템의 이산성분에 의해 발생된 신호를 도시하는 도시도.

본 발명의 목적은 상기 DDS 출력의 주파수밴드가 종래의 송신기에 이용된 상향변환단(upconversion stages)의 주파수 밴드보다 상당히 협대역이 되도록 위상 변조 DDS 구동 PLL를 가진 송신기 시스템을 제공하는 것이다. 상기 PLL은 협대역 대역통과 필터 및 상기 DDS 신호용 곱셈기와 같이 작용한다.

본 발명의 또 다른 목적은 종래의 송신기보다 송신신호의 불요 발사(spuri ous emissions)가 거의 없는 무선송신기를 제공하는 것이다.

본 발명의 또 다른 목적은 광대역 주파수밴드에 걸쳐 송신할 수 있는 무선 송신기를 제공하는 것이다. 상기 PLL은 상기 DDS 출력 밴드폭을 곱한다.

본 발명의 또 다른 목적은 상기 DDS로부터 간섭신호를 변조하고, 동일한 시간에, 상기 PLL의 출력에서 소정의 변조 인덱스를 얻을 수 있는 DDS 구동 PLL를 가진 송신기를 제공하는 것이다.

본 발명의 또 다른 목적은 빠른 주파수 호핑을 실행할 수 있는 무선 송신기를 제공하는데, 정각에 상기 주파수 호핑은 상기 PLL의 루프에 의존한다.

본 발명의 또 다른 목적은 더 소형이고 값싼 무선송수신기를 제공하는데 비하여 이전의 송신기보다 훨씬 성능이 개선된 송신기를 제공하는 것이다.

본 발명에 따르면, 다른 목적은 DDS의 출력신호를 변조하는데 이용되는 위상 변조 발생기에 의해 달성된다. 상기 위상 변조 DDS 출력은 PLL을 구동하고, 상기 PLL의 기준과 같이 변조된 DDS 신호를 가진 무선 송신기용 상향변환단이다. 상기 PLL이 주파수 곱셈기와 같이 작용하기 때문에, 상기 DDS 출력의 주파수 밴드는 종래의 송신기에 이용된 상향변환단의 주파수 밴드보다 상당히 협대역이고, 상기 송신신호의 불요 발사는 거의 없다(또한, 상기 PLL은 협 대역통과 필터로써 작용한다). 그러나, 상기 위상 변조 DDS 구동 PLL 망의 형태를 제공하는 송신기는 광대역 주파수 밴드에 걸쳐 송신할 수 있다.

본 발명의 양호한 실시예 및 그 장점은 도 1 내지 도 8을 참조하면 보다 훨씬 이해할 수 있으며, 그 도면번호는 다양한 도면에 해당하는 부분에 동일하게 이용된다.

필수적으로, 본 발명에 따르면, 연속 위상 변조(continuous phase modul ation) 발생기는 DDS의 출력신호를 변조하는데 이용된다. 상기 위상 변조 DDS 출력은 PLL을 구동하여, 상기 PLL의 인용함으로써 상기 변조된 DDS 신호를 가진 무선주파수 송신기용 상향변환단과 같이 작용한다. 결과적으로, 상기 DDS 출력의 주파수밴드는 종래의 송신기(예, DDS 구동 PLL이 없는)에 이용된 상향변환단의 주파수 밴드보다 상당히 협대역이고, 따라서, 상기 송신신호의 불요 발사가 거의 발생하지 않는다. 그럼에도 불구하고, 상기 위상 변조 DDS 구동 PLL 망의 형태를 제공하는 송신기는 광대역 주파수 밴드에 걸쳐 송신할 수 있다. 부가적으로, 송신기안에 DDS 구동 PLL을 가진 CPM 발생기를 이용함으로써, 작은 변조 인덱스(h/N)를 가진 DDS 기준신호를 변조하여, 상기 PLL의 출력에서 소정의 변조 인덱스(h)를 얻을 수 있다.

도 1은 DDS 구동 PLL을 가진 CPM 발생기의 사용을 도시하고, 본 발명의 방법 및 장치를 실행하는데 이용될 수 있는 시스템에 대한 개략 블록도이다. 본 발명의 양호한 실시예에 따라서, 시스템(10)은 CPM 발생기(12), DDS 구동 PLL(14) 및 클록 발생기(16)를 포함한다. 송신될 데이터(예, 데이터 또는 언어 정보)는 CPM 발생기 (12)에 의해 연속 변경 위상 시퀀스()로 변환된다. 상기 시퀀스의 위상값은 위상 변조 버스(13)상에 양자화 되고, 상기 IＱ 평면에서 -π와 π사이의 실제적인 위치에 해당한다. 상기 변환신호의 위상은 위상상태의 제한된 개수사이에서 쉬프트하는데, 이것은 사용한 변조형태에 의존한다. 이러한 실시예에 있어서, GMSK 변조방법이 이용된다. 상기 변환된 신호의 위상이 다른 상태사이를 쉬프트하는 방법은 수학적인 함수에 의해 결정된다. 이러한 수학 함수는 메모리 위치[예, CPM 발생기(12)와 관련된 메모리]에 기억되는 한정된 개수의 위상 비상경로(trajectories)를 발생한다. CPM 발생기(12)에 입력되는 데이터에 의존하여, 상기 입력 데이터를 나타내는 특정 위상 비상 경로는 상기 위상 변조 버스(13)상에 출력되어 DDS(18)의 입력에 결합된다.

상기 DDS 구동 PLL(14)은 그 기준 입력상에 신호 스펙트럼(버스 13으로부터)을 분할율(N)로 곱한다. 결과적으로, 상기 DDS 단(18)에 의해 발생된 변조신호 스펙트럼은 동일한 인자에 의해 축소되어야 한다. 이와 같이, IQ 평면에서 복수의 위상 상태는 상기 인자(N)에 의해 증가되거나 배율화 된다. 그래서, DDS(18)와 관련된 메모리에 기억된 해당하는 위상 비상경로는 상기 인자(N)에 의해 배율화 되어 동일한 인자(N)만큼 변조 인덱스(h)가 감소한다.

DDS(18)는 버스(13)로부터 위상 값 입력을 가진 제1 중간주파수 신호(F_DDS)를 변조한다. 상기 신호(F_DDS)는 DDS(18)에서 위상 누산기의 새로운 디지털 제어워드를 로딩함으로써 손쉽게 변경되어, 송신기를 제공하는 DDS 구동 PLL(14)이 매우 적은 증가(예, 1Hz보다 작은)로 매우 빠른 주파수 호핑을 할 수 있다.

DDS(18)로부터 출력신호는 필터(20)에서 필터링된 대역통과이고, 클록 발생기(16)로부터 국부 발진기 신호(f_Lo)와 혼합기(22)에 의해 혼합될 수 있다(옵션으로서). 상기 혼합기(22)로부터의 신호출력은 필터(24)에서 대역통과 필터링되어, 혼합기(22)로부터 결합된 신호의 측대역중 한개를 통과한다. 상기 대역 필터(24)로부터 신호는 상기 PLL 단(26)에 대한 기준신호로써 이용되고, 상기 분할율(N)로 상향변환 된다(배율된다). 이러한 기준신호는 "하향배율된(downscaled)"변조신호 스펙트럼을 포함하여, 상기 비율(N)만큼 곱해진다.

상기 PLL 단(26)으로부터 상기출력신호(S_RF)의 주파수는 상기 송신 주파수밴드 내에 있고, 다음과 같은 식으로 표현된다.

상기 수학식에서, N은 상기 PLL의 분할율이다. 이러한 실시예에 대하여, 사용된 예시값은 S_DDS=15.625-20.000MHz, f_LO=100MHz, 및 N=8이 되는데, 이것은 S_RF=925 -960MHz의 송신 출력 주파수밴드에 기인한다(확장된 GSM 다운링크 밴드).

도 1에 도시된 시스템(10)과 관련된 방법을 이용하는 중요한 장점은 DDS(18)의 출력에서 주파수 밴드가 고조파를 배제할 수 있게 충분히 근접되도록 하는 것이다. 다르게 말해서, 상기 신호 스펙트럼(S_DDS)의 고주파 경계는 그 경계가 클록 발생기 신호(f_clock)보다 상당히 낮은 것과 같이 동일한 시간주기 내에 저주파 경계의 2배보다 작게 될 것이다[DDS 출력밴드안에 고조파 에일리어스(aliases)를 배제하는데 중요하다]. 상기 시스템(10) 및 관련된 방법을 이용하는 다른 중요한 장점은 상기 분할 율(N)에 의해 발생된 변조신호 스펙트럼의 변경이 도시된 바와 같이 CPM 발생기(12)를 이용하여 수정될 수 있다는 것이다.

더욱 정확하게, 양호한 실시예에 있어서, 시스템(10)의 클록 발생기(16)는 DDS 클록신호를 발생하는데, 이것은 상기 DDS 클록 주파수를 시스템 클록 주파수로 동기시키는 기능 및 상기 시스템 클록신호의 고조파이다. 결과적으로, 상기 DDS 클록을 상기 시스템 클록의 정수배 함으로써, CPM 발생기(12)에 필요한 하드웨어는 상당히 감소될 수 있다. 또한, 상기 동일한 클록 신호(또는 상기 시스템 클록의 다른 고조파)는 클록 발생기(16)로부터 출력되어 국부 발진주파수(f_LO)에 이용되어, 상기 DDS 신호를 상향변환하기 위하여 상기 필터링된 DDS 신호(S_DDS)와 혼합될 수 있다.

도 2는 DDS 일예에 대한 개략 블록도 인데, 이것은 본 발명의 장치 및 방법을 실행하는데 이용될 수 있다. 특히, 위상 변조신호(S)는 다음과 같이 표현될 수 있다.

상기 수학식에 있어서, f는 신호의 주파수를 나타내고, Φ는 송신될 정보를 나타내고, K는 정수이다. 진폭정보는 상기 DDS 기준신호에 의해 출력된 결과의 PLL 출력상에 변조될 수 있다. 이것은 그 출력이 임의의 진폭 변화없는 순수한 위상변조신호를 만드는데, 이것은 상기 DDS 구동 PLL 송신기와 종래의 송신기를 제공하는 IQ 변조기, 또는 GMSK 변조된 DDS 송신기와 비교할 때 상당한 장점이 있다. 아날로그(f_dds)의 위상 시퀀스는 위상 누산기(30)에서 생성된다(예, 비변조 중간주파수 신호). f_DDS의 주파수는 소정의 출력신호 주파수를 나타내는 상수에 의해 디지털로 제어될 수 있다. 이러한 실시예에 있어서, 위상 누산기(30)는 선형 위상 램프를 계산하는 기능을 하는 모듈로 2^m가산기(m은 우상 누산기의 버스폭)이다. 상기 램프 신호의 위상은 상기 가산기가 클록되는 시간마다(예, DDS 클록율) 주파수 제어 워드의 단계로 증가된다. 상기 위상 누산기(30)의 출력에서 신호는 0과 2π사이의 각을 나타내고, 등식(2)에서 싸인 인수의 제1 부분(2πf_DDSt)을 형성한다.

변조 데이터(Φ_DDS)는 가산기(32)에서 위상 누산기(30)로부터 위상 값이 가산되어 싸인 함수(2πf_DDSt+Φ_DDS)의 인수를 형성한다. 이러한 결과로 위상 값은 싸인 함수표(34)의 메모리 위치에 대한 어드레스로써 이용된다. 어드레스된 메모리 위치의 내용은 싸인 함수표(34)로부터 출력되어 디지털대 아날로그 변환기(DAC)(36)에 결합된다. 이와 같이, DDS(18)는 CPM 발생기(12)로부터 위상 변조 정보(Φ)를 이용하여 등식(2)을 실행하는 작용을 한다.

도 1로 돌아가서, 상기 DDS(18)의 DAC(36)는 변환되는 기본 신호의 몇개의 복사를 발생하여, 대역통과 필터(20)로 상기 DDS로부터의 출력신호를 필터링하기 적합하다. 또한, 대역통과 필터(20)는 상기 DDS 출력신호에서 불요 주파수 성분을 줄이는 기능을 한다.

혼합기(22)는 상기 DDS 출력 주파수 밴드를 고주파 밴드로 변환하여, 상기 PLL에서 낮은 루프 분할율(N)을 유지하는데 이용될 수 있다. 혼합기(22)는 상부 측대역 및 하부 측대역을 발생한다. 이러한 실시예에 대하여, 상기 상부 측대역의 사용은 가능한 낮은 PLL에서 분할율을 유지하는데 적합하다. 결과적으로, 혼합기(22)로부터 출력된 신호는 필터(24)에서 대역통과 필터링 되어, 처리하기 위하여 상기 상부 측대역을 선택하고, 또한, 상호 변조 발생물을 억제한다.

도 3은 PLL(예, 도 1의 PLL 26)의 개략 블록도인데, 이것은 본 발명의 장치 및 방법을 실행하는데 이용된다. 특히, PLL(26)은 주파수 곱셈기로써 작용하여, 상기 기준 입력신호(f_tef)를 상기 분할율(N) 만큼 곱하고, 그 출력에 고주파 신호(예, RF신호)(f_out)를 발생한다. 상기 PLL(26)에서의 출력신호는 상기 기준 입력신호에 동기된다.

상기출력신호(f_out)는 전압 제어 발진기(46)(voltage-controlled oscillator) (VCO)에 의해 발생되어, 차례로, 상기 PLL의 조정 루프에 의해 제어된다. VCO(46)의 입력에서 제어전압[루프 필터(42)의 출력으로부터] 상기 기준신호(f_ref)와 N 만큼 나뉜 출력신호(f_out)(48) 사이의 차에 대한 저역 필터링된 버젼을 포함한다. 결과적으로, PLL(26)로부터 출력신호는 f_out=N*f_ref이다. 상기 PLL에서 저역 루프 필터(42)는 소정의 DDS 기준으로 주파수 근처에 원하지 않는 신호를 억압하여, 셀룰러 시스템상에 강요된 요건을 충족시키는데 중요하다.

잠재적인 문제점은 상기 기준신호(f_ref)을 변조하는 경우 발생할 수 있다, 왜냐하면, 상기 변조 스펙트럼(밴드폭)은 인자(N)에 의해 확장될 수 있다. 보상을 하기 위하여, 상기 기준신호(f_ref)는 N으로 나눈 변조 인덱스를 가지고, 그 결과, 상기 PLL에서 출력된 변조 스펙트럼(밴드폭)은 최소의 변조 인덱스를 가진다.

도 4는 CPM 발생기[예, 도 1의 디지털 CPM 발생기(12)]에 대한 개략 블록도이며, 이것은 본 발명의 방법 및 장치를 실행하기 위하여 이용될 수 있다. 필수적으로, CPM 발생기(12)는 상기 인입하는 정보(송신되는)를 평활 변경 위상 시퀀스로 변형하는 작용을 한다. CPM 발생기(12)로부터 출력된 신호는 상기 변조 버스(13)를 경유하여 상기 DDS(18)의 변조 입력에 결합된다. 기본적으로, 정보 부호는 송신된 캐리어의 위상 변경으로 송신된다. 상기 PLL(26)이 그 입력에 나타나는 신호 스펙트럼을 곱하는 기능을 하기 때문에, CPM 발생기(12)는 이러한 PLL 기능을 고려한다. 상기 송신된 신호의 위상 각 사이의 전이는 인입하는 데이터, 상기 이용된 변조방법에 의존하는 기능 및 상기 PLL의 분할율(N)의 이력에 의해 미리 결정된다. 상기 PLL의 출력 버스상에 가능한 위상 상태의 갯수는 상기 선택된 변조 방법의 IQ 평면에서 상태의 갯수를 N배 한 것이다.

송신될 신호의 위상은 Φ(t,α)로써 표현되고, 상기 송신기의 출력에 대한 실제적인 위상을 나타낸다. 이러한 신호는 송신될 신호를 포함하고, 차례로, 데이터 벡터(α) 및 시간(t)에 의존한다. 임의의 위상 변조신호는 등식(2)의 확장에 의해 설명될 것이고, 다음과 같이 표현된다.

상기 수학식에서, T는 상기 부호 시간(1/정보율)이고, E는 한개 부호의 에너지이다. 상기 에너지(E) 및 부호시간(T)이 일정하기 때문에, 그들은 이해할 수 있지만 다음과 같은 토론을부터 생략된다. 상기 데이터 벡터(α_K)는 M 부호(M은 짝수)를 포함한다. 2진수 시스템에 있어서, M=2는 상기 데이터 부호가 +1 및 -1이다는 것을 의미한다. 상기 데이터 벡터는 다음과 같이 표현될 수 있다.

이러한 실시예에 대하여, CPM 방법에 대한 위상 등식은 다음과 같이 표현된다.

등식 5의 함수 q(t)는 2가지 위상 상태사이에 그 결과에 의한 위상 비상통로를 평활하는 위상 평활 응답(필터 기능)을 나타낸다. 상기 표현식(ψ₀)는 완전히 제로로 설정되는 초기의 위상을 나타낸다. 상기 변조 인덱스(h) 및 PLL 분할율(N)은 상기 위상을 얼마만큼 변경 할 수 있는지를 결정한다. 상기 위상 펄스는 t〈0에 대하여 제로이고, t〉LT에 대하여 상수이며, 상기 L은 상관 길이(고려한 비트 이력의 길이)이다. 따라서, 등식(5)은 확장되고 다음과 같이 표현될 수 있다.

상기 위상 상태는 L보다 오래된 모든 데이터 비트에 의존하고, hπ/N의 단계를 변경한다. 등식 6에서 표현식 θ는 "갱신" 각 부호 간격(T)인 위상 벡터를 나타내는 상태 벡터이다. 상기 위상 상태는 등식 6 "기억(remembers)"에 의해 상기 비트이력을 나타내고, 따라서, 상기 연속적인 출력위상(CPM 변조기)을 유지한다. 상기 위상 상태는 다음과 같이 표현될 수 있다.

상기 CPM 위상 등식의 이러한 부분은 상기 PLL 분할율(N)이 큰 번호일 때 상기 CPM 발생기를 실행하는데 이용된 하드웨어상에 가장 커다란 충돌을 가진다. 왜냐하면, 더한 위상 비상경로는 메모리에 기억된다. 현저하게, 이러한 실시예에 대하여, 상기 위상 비상경로를 계산할 때 중요한 고려사항은 간격(-π 내지 π)의 끝에 연속적으로 되어야 하는 것이다. 결과적으로, 등식 7의 합은 모듈로(2π)에서 되어야 하고, 그 결과, 상기 CPM 발생기 하드웨어에서 실행된다.

도 4로 돌아가서, CPM 발생기에 대한 망의 형태에 대한 예가 도시된다. 이러한 실시예에 있어서, CPM 발생기(12)는 어드레스 계산기(52) 및 메모리부(54)를 포함한다. 예컨데, 메모리부(54)는 프로그램 가능한 판독 전용 메모리(PROM)가 될 수 있다. 어드레스 계산기(52)는 다수의 CPM 방법을 다른 상관 길이(L) 및 PLL 분할 율(N)로 실행하는 능력을 제공한다. 상기 인입하는 직렬 데이터는 인코더(50)(선택적으로)에 의해 미분적으로 인코딩되어 어드레스 계산기(52)에 의해 어드레스 시퀀스로 변환된다. 그 결과 어드레스 시퀀스는 메모리부(54)에 기억된 특정 위상 비상경로에 해당한다. 상기 어드레스된 시퀀스에 해당하는 위상 비상경로는 R 만큼 데이터_클록 신호와 같은 비율로 위상 데이터 버스상에 출력된다. 상기 표현식(R)은 우상 비상경로당 샘플의 갯수를 나타낸다.

상기 클록율은 정수인자(I)로 줄여져서 메모리 공간을 확보한다. 상기 위상 데이터율은 상기 선택적인 적분기(56)에 도달하기 전에 상기 DDS_클록율로 증가될 수 있다. 결과적으로, 상기 CPM 발생기 출력에서 위상 데이터율은 상기 DDS에서 내부 비율과 동일하게 될 수 있다. 이러한 실시예에 대하여, 상기 메모리부(54)에 이용된 최적의 메모리 공간은 32NR/I 워드와 같다. 이것은 상기 비상경로의 대칭적인 성질에 기인하여 줄여지지만, 이러한 경우에, 상기 어드레스 계산기에 더욱 많은 하드웨어가 필요하다.

도 5는 어드레스 계산기의 예에 대한 개략 블록도이며(도 4의 어드레스 계산기 52), 본 발명의 장치 및 방법을 실행하는데 이용될 수 있다. 어드레스 계산기 (52)는 위상 비상경로가 인입 데이터 비트 및 그 이력의 특정 결합에 해당하는 것을 계산하는 작용을 한다. 이러한 실시에 대하여, 어드레스 계산기(52)는 상기 등식 6 및 7을 실행하는 작용을 한다. 예컨데, 상기 인입 데이터는 레지스터(60)로 쉬프트된다. L_ 제어워드를 멀티플렉서(62)로 입력함으로써, 상기 인입 데이터 비트의 상관길이(L)는 레지스터(60)의 쉬프트 아웃되는 비트의 갯수를 제어함으로써 적합한 길이로 조정될 수 있다. N-제어워드를 업/다운 카운터(64)로 입력함으로써, 상기 루프 분할율(N)은 레지스터(60)의 쉬프트 아웃된 비트의 갯수를 제어함으로써 보상될 수 있다. 부가적으로, DDS_클록/I 제어 워드를 샘플 카운터(66)로 입력함으로써, 상기 위상 비상경로에 만들어진 샘플(R)의 갯수는 제어될 수 있다. 상기 어드레스 계산기(52)에 의해 계산된 어드레스 시퀀스는 메모리부(54)에 입력되어 상기 DDS(18)로 출력되는 그 해당하는 위상 비상경로를 기억한다.

도 6A는 체배한 상향변환단이 없이 통상의 GMSK DDS 송신기에 대한 메모리부으 메모리 내용을 도시하는 다이어그램이다. 도 6B는 본 발명에 따른 DDS_구동 PLL 송신기에 대하여 도 4의 메모리부(54)의 메모리 내용(위상 비상경로)을 도시하는 다이어그램이다. 도 6C는 도 6A의 송신기에 대한 위상 상태를 도시하는 다이어그램이고, 도 6D는 도 6B의 DDS_구동 송신기에 대한 위상 상태를 도시하는 다이어그램이다.

도 6A 및 6C를 참조하면, 상기 다이어그램은 GMSK가 N=1의 PLL 분할율로 실행되는(예, 분할율에 대한 보상없이) 특정한 해법에 대하여 관련된 위상 상태 및 메모리부의 메모리 내용을 도시한다. 도 6B 및 6D는 특정한 해법에 대하여 관련된 위상 상태 및 메모리부(54)의 메모리 내용을 도시하지만, 그 GMSK는 N=8의 PLL 분할율로 실행디고, 그 분할율은 본 발명에 따라 실행된다.

이러한 실시예에 대하여, 상기 GMSK의 CPM 변화는 다음과 같은 변수를 가진다. (1) 상기 위상 완화 응답 q(t)은 가우시안 펄스이고, (2) 상기 상관길이 L=3 이고, (3) 상기 변조 인덱스 h=0.5 이다. 상기 상관길이(L), 변조 인덱스(h), 부호시간(T) 및 PLL 분할율(N)에 따른 등식 5 및 등식 6의 위상 완화 응답은 메모리부 (54)안에 어드레스된 위치의 메모리 내용을 결정한다(예, 도 6B 및 6D에 도시된 바와 같이).

도 7은 본 발명의 장치 및 방법을 실행하는데 이용될 수 있는 송신기단의 일예를 도시하는 개략 블록도이다. 일반적으로, 도 1에 도시되고 기술된 상기 연속 위상 변조된 DDS 구동 PLL은 도 7의 번호(10)에 의해 표시된 구성요소에 이용될 수있다. PLL(26)에서의 RF 출력신호는 전력제어기 및 증폭기단(27)에 결합된 다음, 안테나(29)에서 송신된다. 도 7에 도시된 바와 같이, 상기 연속 위상 변조된 DDS 구동 PLL 및 송신기 출력단은 셀룰러 네트워크 무선 송신기(예, 기지국 또는 이동국중에) 또는 디지털 변조 방법을 이용하는 송신기)에서 실행될 수 있다.

도 8은 도 1 및 도 7에 도시된 연속 위상 변조된 DDS 구동 PLL 시스템안에 이산 성분에 의해 발생된 신호를 도시하는 다이어그램이다. 양호한 실시예에 있어서, 도시된 바와 같이, 상기 이용되는 PLL 분할율(N)은 8 이고, 이용될 DDS 출력에 채널 간격은 약 25KHz 이며, 상기 PLL 후에 약 200KHz에 8배 증가할 것이다. 도 1 및 도 7에 도신된 시스템 및 방법을 이용하는 결과로서, DDS(18)로부터 출력 신호 스펙트럼(f_DDS)은 약 4.375MHz 폭이다. 혼합기(22)로부터의 출력 측대역은 약 4.375 MHz 이다. 상기 PLL(26)로부터 출력 스펙트럼은 8배 이상이다(약 35MHz). 다른 한편, 연속적인 위상 변조를 이용하지 않는 종래의 시스템에 대하여, 상향변환단에 대한 DDS 구동 PLL, 즉, 상기 시스템에 이용된 DDS의 출력 스펙트럼은 약 35MHz가 될 것이다. 이와 같이, 현재의 CPM DDS 구동 PLL 실시예의 DDS출력의 주파수밴드는통상의 송신기(예, DDS 구동 PLLs)에 이용된 상향변환단의 주파수 밴드보다 상당히 협소하고, 따라서, 상기 송신신호의 불요방출이 상당히 없어진다. 그러나, 본 위상-변조 DDS 구동 PLL 망의 형태을 적용하는 송신기는 상당히 폭 넓은 주파수밴드에 걸쳐 여전히 송신할 수 있다.

본 발명의 방법 및 장치에 대한 양호한 실시예가 수반하는 도면에 도시되고 상세한 설명에 기술될 지라도, 본 발명은 실시예에 한정됨이 없이 다양한 재배치, 수정 및 대체가 가능할 것이다.

Claims

통신시스템에 이용하는 송신기에 있어서,

디지털 합성기;

위상 동기 루프, 상기 위상 동기 루프의 입력에 결합된 디지털 합성기의 출력; 및

위상 변조 발생기, 상기 위상 변조 발생기가 상기 디지털 합성기의 출력에서 신호를 위상 변조하도록 상기 디지털 합성기의 입력에 결합된 위상 변조 발생기의 출력을 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 전력제어 및 증폭단, 상기 전력 제어 및 증폭단의 입력에 결합된 위상 동기 루프의 출력을 더 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 디지털 합성기는 직접 디지털 합성기를 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 위상 동기 루프는 상기 송신기에 대한 상향변환단을 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 우상 변조 발생기는 상기 출력에서 복수의 위상 비상경로 신호를 발생하는 위상 변조 발생기 수단을 포함하는데, 상기 복수의 위상 비상경로 신호는 상기 송신기에 의해 송신될 정보와 관련있는 것을 특징으로 하는 통신시스템용 송신기.
제5항에 있어서, 상기 위상 동기 루프(N)용 분할율은 N이고, 상기 복수의 위상 비상경로 신호에 대한 배율은 N인 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 디지털 합성기의 출력에서 신호를 국부 발진기 신호와 혼합하는 혼합수단을 더 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 디지털 합성기의 출력에서 상기 신호를 대역통과 필터링하는 제1 필터 수단을 더 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 위상 동기 루프의 상기 입력에서 신호를 대역통과 필터링하는 제2 필터수단을 더 포함하는 것을 특징으로 하는 통신시스템용 송신기.
제1항에 있어서, 상기 위상 변조 발생기는 연속 위상 변조 발생기를 포함하는 것을 특징으로 하는 통신시스템용 송신기.
무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법에 있어서,

상기 무선송신기에 의해 송신될 정보와 관련된 복수의 위상신호를 발생하는 단계;

디지털 합성기의 출력에서 신호를 상기 복수의 위상신호로 변조하는 단계; 및

상기 디지털 합성기의 출력에서 상기 변조된 신호을 상기 우상 동기 루프의입력에 결합하여, 상기 위상 동기 루프로부터 상기 출력신호를 변조하는 단계를 포함하는 것을 특징으로 하는 무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법.
제11항에 있어서, 상기 복수의 위상 신호는 연속적인 위상 변조 신호를 포함하는 것을 특징으로 하는 무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법.
제11항에 있어서, 상기 복수의 위상 신호는 복수의 위상 비상경로를 포함하는 것을 특징으로 하는 무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법.
제11항에 있어서, 상기 디지털 합성기의 출력에서 상기 신호를 대역통과 필터링하는 단계를 더 포함하는 것을 특징으로 하는 무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법.
제1항에 있어서, 상기 위상 동기 루프의 출력에서 신호를 대역통과 필터링하는 단계를 더 포함하는 것을 특징으로 하는 무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법.
제11항에 있어서, 상기 디지털 합성기의 출력에서 신호를 국부 발진신호와 혼합하는 단계를 더 포함하는 것을 특징으로 하는 무선송신기의 위상 동기 루프로부터 출력신호를 변조하는 방법.