KR20000069202A - 음의 전압을 생성하기 위한 회로 장치 - Google Patents

음의 전압을 생성하기 위한 회로 장치 Download PDF

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    • H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters

Abstract

본 발명은 음의 전압을 생성하기 위한 회로에 관한 것이고, 상기 회로는 제 1 단자가 입력 단자(E)에 접속되고 제 2 단자가 회로의 출력 단자(A)에 접속되고, 게이트 단자가 제 1 캐패시터(Cb2)를 통하여 제 1 클럭 펄스 단자에 접속되는 제 1 트랜지스터(Tx2)를 포함한다. 상기 회로는 제 1 단자가 제 1 트랜지스터(Tx2)의 게이트 단자에 접속되고, 제 2 단자가 제 1 트랜지스터(Tx2)의 제 2 단자에 접속되고, 게이트 단자가 제 1 트랜지스터(Tx2)의 제 1 단자에 접속되는 제 2 트랜지스터(Ty2)를 더 포함한다. 게다가, 상기 회로는 제 1 단자가 제 1 트랜지스터(Tx2)의 제 2 단자에 접속되고 제 2 단자가 제 2 클럭 펄스 단자에 접속되는 제 2 캐패시터(Cp2)를 포함한다. 트랜지스터(Tx2, Ty2)는 3중-웰 구조로 구성된 MOS 트랜지스터이다. 제 3 트랜지스터(Tz2)의 제 1 단자는 제 1 트랜지스터(Tx2)의 제 2 단자에 접속되고, 상기 제 3 트랜지스터(Tz2)의 제 2 단자는 트랜지스터(Tx2, Ty2, Tz2)를 하우징하는 쓰로우(Kw)에 접속되고, 제 3 트랜지스터(Tz2)의 게이트 단자는 제 1 트랜지스터(Tx2)의 제 1 단자에 접속된다.

Description

음의 전압을 생성하기 위한 회로 장치 {CIRCUIT FOR GENERATING NEGATIVE VOLTAGES}
이런 종류의 회로 장치는 DE 196 01 369 C1으로부터 공지되었다. 이런 공개 공보에서, 상기 트랜지스터들은 p-웰의 n-채널 트랜지스터로서 실행된다. p-웰은 p-기판에 배열된 깊은 절연 n-웰로 차례로 형성된다.
대체로, 회로 장치는 n-기판에서 p-MOS 트랜지스터를 사용하여 실행될수있다.
p-기판 처럼, 깊은 n-웰은 접지 전위에 접속된다. 만약 p-웰에 제 1 트랜지스터의 드레인 접속부 또는 소스 접속부에서의 최고의 음의 전압보다 더 낮은 음의 바이어스가 제공되면, 누설 전류는 비록 기생 웰 기판 이극 트랜지스터가 아닐지라도 회로가 정상 상태에 있을때 흐르지 않는다. 그래서, 예를들어 npn 트랜지스터는 NMOS 트랜지스터의 에미터로서 작동하는 n+-드레인 지역, 베이스를 형성하는 p-웰, 및 컬렉터를 형성하는 n-웰에 의해 형성된다. 웰 전위가 NMOS 트랜지스터의 드레인 지역보다 양일때, 기생 npn 트랜지스터는 스위치 온되고 충전 펌프의 효율성을 감소시킬 것이다.
충전 펌프로서 동작하는 공지된 펌프 장치의 원리는 제 1 트랜지스터의 드레인 접속부에 접속된 캐패시터로부터의 전하가 각각 다른 캐패시터 접속부에 교류로 인가된 전압에 의해 상기 제 1 트랜지스터의 소스 접속부에 접속된 캐패시터로 "펌프(pump)"된다는 사실을 바탕으로 한다. 이런 형태의 회로 장치의 수(N)가 직렬로 접속되고, 제 1 회로 장치의 입력 및 출력에 접속된 캐패시터의 다른 접속부가 접지 접속부에 접속될때, ｜(N-1)U0｜의 출력 전압이 이론적으로 얻어지고, 여기서 U0는 클럭 신호 접속부에서의 전압이다.
충전 과정은 회로 장치의 제 1 트랜지스터의 소스 및 드레인 접속부 전압이 빈번히 충전되어, 기생 이극 트랜지스터가 규칙적으로 스위칭 온되는 동적 과정이다.
이런 문제를 해결하기 위하여, DE 196 01 369 C1은 정상 상태에서 최하의 음의 전압이 각각의 경우 존재하기 때문에, 트랜지스터들이 트랜지스터들의 각각의 소스 접속부에 배열된 웰들을 접속시키는 것을 제안한다. 그러나, 이런 가정은 충전 펌프가 로드에 의해 연속적으로 방전되기 때문에 실제적으로 결코 발생하지 않을 충전 펌프 회로의 최종 정상 상태 동안에만 실제적으로 참이다.
공지된 회로가 스위칭 온되자 마자, 웰은 클럭 신호 전압에 대응하는 드레인 접속부보다 높은 전위가 되고, 그러므로 이극 트랜지스터는 스위칭 온될 것이고, 큰 효율성 손실을 유발한다. 왜냐하면, 충전 펌프가 우선 이론적으로 가능한 최대 출력 전압을 달성하지 못하고 둘째로 매우 느리게 도달될 출력 전압을 채택하기 때문이다.
본 발명은 음의 전압을 생성하기 위한 회로 장치에 관한 것이고, 상기 회로 장치는 제 1 접속부가 입력 접속부에 접속되고, 제 2 접속부가 회로 장치의 출력 접속부에 접속되고 게이트 접속부가 제 1 캐패시터를 통하여 제 1 클럭 신호에 접속되는 제 1 트랜지스터와, 제 1 접속부가 제 1 트랜지스터의 게이트 접속부에 접속되고, 제 2 접속부가 제 1 트랜지스터의 제 2 접속부에 접속되고 게이트 접속부가 제 1 트랜지스터의 제 1 접속부에 접속되는 제 2 트랜지스터와, 제 1 접속부가 제 1 트랜지스터의 제 2 접속부에 접속되고 제 2 접속부가 제 2 클럭 신호 접속부에 접속되는 제 2 캐패시터를 가지며, 상기 트랜지스터들은 적어도 하나의 3중 웰(well)로 형성된 MOS 트랜지스터이다.
도 1은 본 발명에 따른 회로 장치의 상세한 회로 다이어그램.
도 2는 상기 형태의 회로 장치가 3중 웰 기술을 사용하여 p-기판에 형성되는 도면.
도 3은 충전 펌프의 제 1 실시예를 도시한 도.
도 4는 충전 펌프의 제 2 실시예를 도시한 도.
도 5는 충전 펌프의 제 3 실시예를 도시한 도.
도 6은 클럭 신호의 시간 프로파일을 도시한 도.
본 발명의 목적은 높은 효율성을 가지는 음의 전압을 형성하기 위한 회로 장치를 제공하는 것이다.
상기 문제점은 청구항 제 1 항에 따른 회로 장치에 의해 해결된다. 바람직한 전개 상황은 종속항에 기술된다.
본 발명에 따른 회로 장치 및 이런 형태의 다수의 회로 장치로부터 형성된 충전 펌프에서, 제 3 트랜지스터는 소스 접속부의 전위가 제 1 트랜지스터의 드레인 접속부의 전위보다 음일때만 제 1 (충전) 트랜지스터의 소스 접속부에 웰을 접속한다. 이런 경우 두개의 웰 사이의 pn 공핍층에 의해 형성된 웰 캐패시터는 소스 전위까지 충전되고 제 3 트랜지스터가 다시 스위칭 오프될때 조차 충분한 시간 동안 이 전위로 웰을 유지한다. 왜냐하면 제 1 트랜지스터의 드레인 접속부 전위는 이런 트랜지스터의 소스 접속 전위보다 음이기 때문이다.
본 발명의 다른 실시예에서, 제 4 트랜지스터가 제공되고 상기 제 4 트랜지스터는 드레인 접속부 전위가 제 1 트랜지스터의 소스 접속부 전위보다 음일때 제 1 트랜지스터의 드레인 접속부에 상기 웰을 접속시킨다. 이 실시예에서, 웰 캐패시터는 보다 큰 음의 전위로 항상 충전되고, 그 결과 웰이 제 1 트랜지스터의 접속부중 하나보다 높은 양이고 결과적으로 기생 이극 트랜지스터가 스위칭 온되는 정상 상태가 발생하지 않는다.
본 발명의 다른 바람직한 실시예는 캐패시터가 제 1 트랜지스터의 드레인 접속부 및 웰 사이에 배열되게 하는 것이다. 웰 캐패시터와 같이, 상기 캐패시터는 제 3 캐패시터의 스위칭 온 단계 동안 소스 접속 전위까지 충전되고 제 3 트랜지스터의 오프 단계에서 웰 캐패시터와 직렬로 접속되고, 그 결과 웰 캐패시터 양단 전압은 드레인 접속부 전위가 하강할 때 보다 큰 음의 값으로 이동된다. 그러므로 웰은 제 1 트랜지스터의 소스 접속부를 통해 순수하게 충전한 것보다 큰 음의 값을 가진다.
직렬로 본 발명에 따라 다수의 회로 장치를 접속함으로써, 충전 펌프는 단지 2.5 V의 칩 공급 전압을 사용하여 프로그래밍 및/또는 소거 비휘발성 메모리, 특히 플래쉬-EPROM 메모리에 필요한 -12 V 또는 심지어 -20 V의 전압이 생성되게 할수있다.
이런 형태의 충전 펌프에서 제 1 및 제 2 클럭 신호는 홀수의 회로 장치에 제공되고, 제 3 및 제 4 클럭 신호는 짝수의 회로 장치에 제공되고, 짝수의 클럭 신호는 제 1 및 제 2 클럭 신호와 동일한 파형을 가지지만 1/2 주기 만큼 시프트된다. 바람직한 전개 상황에서, 회로 장치의 제 2 클럭 신호 접속부에서 클럭 신호는 0.5 이상의 듀티 비율(duty ratio)을 가져서, 제 2 및 제 4 클럭 신호가 오버랩된다. 이 때문에, 제 1 트랜지스터는 효율성의 증가를 유발하도록 미리 충전된다.
본 발명은 도면을 참조로 예시적인 실시예를 사용하여 보다 상세히 설명된다.
도 1에 따라, 음의 전압을 형성하기 위한 다중 스테이지 충전 펌프의 한 스테이지로서 고려될 수 있는 본 발명에 따른 회로 장치에서, 제 1 NMOS 트랜지스터(Tx2)는 입력 접속부(E) 및 출력 접속부(A) 사이에 접속된다.
도 2에 도시된 바와같이, 제 1 트랜지스터(Tx2)는 제 1 캐패시터(Cb2)를 통하여 제 1 클럭 신호 접속부에 접속되고, 상기 제 1 클럭 신호 접속부에 제 1 클럭 신호(F1)가 제공된다. 제 1 트랜지스터(Tx2)의 소스 접속부는 제 2 캐패시터(Cp2)의 제 1 접속부에 접속되고, 제 2 캐패시터(Cp2)의 제 2 접속부는 제 2 클럭 신호 접속부에 접속되고, 상기 제 2 클럭 신호 접속부에 제 2 클럭 신호(F2)가 제공된다.
상기 회로 장치의 입력 접속부(E)는 도 3에 상세히 도시되고 다른 회로 장치의 제 2 캐패시터(Cp1)에 의해 도 1에 도시된 바와같이 동일한 회로 장치의 다른 출력 접속부에 접속될수있다.
도 6에 도시된 바와같이, 제 2 및 제 4 클럭 신호(F2, F4)는 동일한 시간 프로파일을 가지지만, 서로에 대해 클럭 주기의 반만큼 시프트된다. 제 2 및 제 4 클럭 신호 접속부에 양의 전압의 교번적인 제공 때문에, 도 3에 따른 회로 장치의 사슬에서 추가 또는 선행 회로 장치의 제 2 캐패시터(Cp1)에서의 충전양은 제 1 트랜지스터(Tx2)를 통하여 도 1에 도시된 다음 회로 장치의 제 2 캐패시터(Cp2)에 펌핑된다. 펌핑 단계 동안, 시간 프로파일이 도 6에 도시된 제 1 클럭 신호(F1)는 이 트랜지스터의 게이트 접속부가 제 1 트랜지스터(Tx2)의 소스 접속부에 대하여 양의 전위 이도록 하여, 상기 제 1 트랜지스터가 스위칭 온된다. 바람직하게, 클럭 신호(F2 및 F4)는 다소 겹쳐지고, 그래서 제 1 트랜지스터는 그것이 제 1 클럭 신호(F1)에 의해 스위칭 온되기 전에 미리 충전된다.
제 2 캐패시터(Cp2)에 펌핑된 충전량으로 인해, 캐패시터(Cp2)는 충전되고 그것에 접속된 제 1 트랜지스터(Tx2)의 출력 접속부(A) 및 소스 접속부는 제 2 클럭 신호가 스위칭 오프된후 음이된다. 그러므로 소스 접속부는 제 1 트랜지스터(Tx2)의 게이트 접속부보다 음이되고, 그 결과 제 1 트랜지스터는 스위칭 오프되고 제 2 캐패시터는 다시 방전할 수 있다. 이런 이유 때문에, 제 2 트랜지스터(Ty2)는 제 1 트랜지스터(Tx2)의 게이트 접속부 및 소스 접속부 사이에 접속되고, 이 제 2 트랜지스터(Ty2)의 게이트 접속부는 제 1 트랜지스터(Tx2)의 드레인 접속부에 접속된다. 이런 제 2 트랜지스터(Ty2)는 제 1 트랜지스터(Tx2)의 게이트 접속부를 제 1 트랜지스터(Tx2)의 소스 접속부의 전위로 상승시키고, 그 결과 제 1 트랜지스터는 스위칭 오프된다.
제 1 캐패시터(Cb2)는 제 2 캐패시터(Cp2)가 제 2 트랜지스터(Ty2) 및 제 1 클럭 신호 접속부를 통하여 방전하는 것을 방지하기 위하여 제공된다.
발전적으로, 제 3 NMOS 트랜지스터(Tz2)는 제 1 트랜지스터(Tx2)의 접속부 및 트랜지스터(Tz2)가 형성되는 웰(Kw)의 접속부 사이에 접속되고, 이 NMOS 트랜지스터(Tz2)의 게이트 접속부는 제 1 트랜지스터(Tx2)의 드레인 접속부에 접속된다.
도 2에 도시된 바와같이, 제 2 및 제 3 트랜지스터(Ty2, Tz2)는 제 1 트랜지스터(Tx2)가 형성되는 p-웰에 배열된다. 점선에 의해 지시된 바와같이, 상기 트랜지스터는 그 자신의 웰에 형성되지만, 웰은 바람직하게 라인에 의해 서로 접속된다.
제 3 트랜지스터(Tz2)에 의해, 노드(Kw)에 의해 도 1에 도시된 웰은 음의 전위로 유지되고, 그 결과 p-웰 및 n-웰 사이의 pn 접합부는 역방향으로 극화되고 누설 전류가 흐르지 않는다. 게다가, 웰-웰 접합 캐패시터(Cw)는 제 3 트랜지스터(Tz2)를 통하여 충전되고, 그 결과 p-웰은 제 3 트랜지스터(Tz2)가 스위칭 오프될때 조차 음의 전위로 유지된다.
게다가, 도 2는 제 1 트랜지스터(Tx2)의 n+드레인 지역, p-웰 및 n-웰에 의해 형성된 기생 npn 트랜지스터(Tp)를 도시한다. 이런 기생 트랜지스터(Tp)는 도 1에 도시된다. 이 트랜지스터는 스위칭 온되고 만약 p 웰이 제 1 트랜지스터(Tx2)의 드레인 접속부보다 양이면 누설 전류를 유발한다. 그러나 이것은 본 발명에 따른 제 3 트랜지스터에 의해 효과적으로 방지된다.
상기된 바와같이, 본 발명에 따른 형태의 다수의 회로 장치는 단순히 음의 전압을 형성하는 것이 아니라, 플래쉬-EPROM 메모리를 프로그래밍 및 소거하기 위하여 필요한 만큼의 공급 전압과 비교하여 높은 음의 전압을 형성하기 위하여 직렬로 접속된다.
도 3에서, 도 1에 따른 회로 장치의 수(N)는 직렬로 접속된다. 제 1 트랜지스터는 Tx1 내지 TxN으로 표시된다. 다른 회로 구성요소는 동일한 방식으로 숫자가 매겨진다. n 번째 회로 장치의 제 2 캐패시터(CpN)는 그것이 이런 포인트에서 음의 고전압을 분기하기 때문에 상기 제 2 캐패시터에 인가된 클럭 신호 전압을 가지지 않는다. N 펌프 스테이지로 구성된 도 3에 도시된 바와같이, 이런 형태의 충전 펌프를 사용하여 (N-1)·U0의 전압은 만약 제 1 펌프 스테이지의 입력이 접지에 접속되고 U0가 클럭 신호 레벨에 있으면 형성될수있다. 여기서 클럭 신호(F1...F4)는 도 6에 도시된 시간 프로파일을 가진다. 클럭 신호(F3 및 F4)는 클럭 신호(F1 및 F2)로서 동일한 시간 프로파일을 가지지만, 클럭 주기의 반만큼 시프트된다.
클럭 신호(F3 및 F4)는 도 3에 따른 충전 펌프의 홀수 펌프 스테이지에 인가되고 클럭 신호(F1 및 F2)는 짝수 펌프 스테이지에 인가된다.
도 4는 본 발명의 다른 실시예를 도시한다. 여기에 도시된 충전 펌프의 회로 장치에서, 제 4 NMOS 트랜지스터(Tza1...TzaN)는 제 1 트랜지스터(Tx1...TxN)의 드레인 접속부 및 웰 사이에 배열된다. 제 4 트랜지스터(Tza1...TzaN)의 게이트 접속부는 각각 제 1 트랜지스터(Tx1...TxN)의 소스 접속부에 접속된다. 제 3 트랜지스터는 여기서 Tzb1...TzbN으로 표시된다.
제 4 트랜지스터(Tza1...TzaN)는 비록 제 1 트랜지스터의 소스 접속부에서보다 제 1 트랜지스터(Tx1...TxN)의 드레인 접속부에 보다 낮은 전위가 존재할지라도, 가장 낮은 전위가 웰쪽으로 스위칭되고 그러므로 웰은 두개의 전위중 항상 가장 낮은 전위인 것을 보장한다.
도 1에 따른 회로 장치 및 도 3에 따른 충전 펌프의 바람직한 실시예에서, 제 3 캐패시터(C3)는 제 4 트랜지스터(Tza1...TzaN) 대신 제 1 트랜지스터(Tx1...TxN)의 드레인 접속부 및 웰(Kw) 사이에 접속될수있다. 이것은 도 5에 도시된다. 웰-웰 캐패시터(Cw)(도 5에 명백하게 도시되지 않음)와 함께, 제 3 캐패시터(C3)는 웰 전위로 추가로 강하한다.
본 발명에 따른 도 3 내지 도 5에 도시된 충전 펌프는 높은 효율 레벨을 특징으로 하고, -20 V의 출력 전압은 작은 공급 전압으로서도 달성될수있다.

Claims (6)

  1. - 제 1 접속부가 입력 접속부(E)에 접속되고, 제 2 접속부가 회로 장치의 출력 접속부(A)에 접속되고 게이트 접속부가 제 1 캐패시터(Cb2)를 통하여 제 1 클럭 신호 접속부에 접속되는 제 1 트랜지스터(Tx2),
    - 제 1 접속부가 제 1 트랜지스터(Tx2)의 게이트 접속부에 접속되고, 제 2 접속부가 제 1 트랜지스터(Tx2)의 제 2 접속부에 접속되고 게이트 접속부가 제 1 트랜지스터(Tx2)의 제 1 접속부에 접속되는 제 2 트랜지스터(Ty2), 및
    - 제 1 접속부가 제 1 트랜지스터(Tx2)의 제 2 접속부에 접속되고 제 2 접속부가 제 2 클럭 신호 접속부에 접속되는 제 2 캐패시터(Cp2)를 가지며,
    - 상기 트랜지스터(Tx2, Ty2)가 3중 웰로 형성된 MOS 트랜지스터인, 음의 전압을 형성하기 위한 회로 장치에 있어서,
    제 3 트랜지스터(Tz2)의 제 1 접속부는 제 1 트랜지스터(Tx2)의 제 2 접속부에 접속되고, 상기 제 3 트랜지스터(Tz2)의 제 2 접속부는 트랜지스터(Tx2, Ty2, Tz2)를 포함하는 웰(Kw)에 접속되고, 제 3 트랜지스터(Tz2)의 게이트 접속부는 제 1 트랜지스터(Tx2)의 제 1 접속부에 접속되는 것을 특징으로 하는 회로 장치.
  2. 제 1 항에 있어서, 제 4 트랜지스터(Tza2)의 제 1 접속부는 제 1 트랜지스터(Tx2)의 제 1 접속부에 접속되고, 제 4 트랜지스터(Tza2)의 제 2 접속부는 트랜지스터(Tx2, Ty2, Tza2, Tzb2)를 포함하는 웰에 접속되고, 제 4 트랜지스터(Tza2)의 게이트 접속부는 제 1 트랜지스터(Tx2)의 제 2 접속부에 접속되는 것을 특징으로 하는 회로 장치.
  3. 제 1 항에 있어서, 제 3 캐패시터(C3)의 제 1 접속부는 제 1 트랜지스터(Tx2)의 제 1 접속부에 접속되고, 제 3 캐패시터(C3)의 제 2 접속부는 트랜지스터(Tx2, Ty2, Tz2)를 포함하는 웰(Kw)에 접속되는 것을 특징으로 하는 회로 장치.
  4. 제 1 항 내지 제 3 항에 따른 적어도 두개의 회로 장치가 직렬로 접속되고 이들 회로 장치의 제 1 입력 접속부는 접지 전위에 접속되는 것을 특징으로 하는 음의 전압을 생성하기 위한 충전 펌프.
  5. 제 4 항에 따른 충전 펌프를 동작하기 위한 방법에 있어서,
    각각의 회로 장치의 클럭 신호 접속부에서 클럭 신호(F1, F2 및 F3, F4)는 상기 회로 장치의 클럭 신호(F3, F4 및 F1, F2)의 클럭 주기의 반만큼 시프트되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 제 2 클럭 신호 접속부에서 클럭 신호(F2, F4)의 듀티 비율이 0.5 보다 큰 것을 특징으로 하는 방법.
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