KR20000069078A - 집적 회로의 수정 또는 재구성을 위한 레이저에 기초한 방법 및시스템 - Google Patents

집적 회로의 수정 또는 재구성을 위한 레이저에 기초한 방법 및시스템 Download PDF

Info

Publication number
KR20000069078A
KR20000069078A KR1019997004520A KR19997004520A KR20000069078A KR 20000069078 A KR20000069078 A KR 20000069078A KR 1019997004520 A KR1019997004520 A KR 1019997004520A KR 19997004520 A KR19997004520 A KR 19997004520A KR 20000069078 A KR20000069078 A KR 20000069078A
Authority
KR
South Korea
Prior art keywords
laser
etch stop
laser output
target
stop layer
Prior art date
Application number
KR1019997004520A
Other languages
English (en)
Other versions
KR100367344B1 (ko
Inventor
에드워드제이. 스웬선
윤롱 선
리차드에스. 해리스
Original Assignee
레인하트 죠셉 엘.
일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레인하트 죠셉 엘., 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 filed Critical 레인하트 죠셉 엘.
Publication of KR20000069078A publication Critical patent/KR20000069078A/ko
Application granted granted Critical
Publication of KR100367344B1 publication Critical patent/KR100367344B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Laser Beam Processing (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 개별적으로 유도되는 레이저 출력 펄스(74,94)로 하나 또는 그 이상의 IC 칩(12) 상의 다중 목표물 위치(150)로부터 내식성 재료를 비추기 위한 방법 및 시스템을 제공한다. 일 실시예로, 전도 링크(72,92)와 같은 하나 또는 그 이상의 에칭 목표물(104,106)을 포함하는 IC(12)는 포토레지스트 재료의 에칭 차단 층(90)으로 코팅된다. 따라서, 위치 데이터는 포토레지스트 재료를 노출시키기 위해 선택되는 예정된 파라미터의 개개의 레이저 출력 펄스(94)를 포토레지스트 재료 상의 다중 위치(150) 쪽으로 유도한다. 포토레지스트 노출이 링크 파열 보다 적은 에너지를 요구하기 때문에, 낮은 출력의 UV 레이저(120)가 사용될 수 있으며, 이들 단 파장은 더 작은 실제적인 레이저 출력 스포트 사이즈(98)를 허용한다. 비제거 공정이 파편을 발생시키지 않기 때문에, 광학 구성 요소(148)는 레이저 출력(140)의 파장 2배 이하 스포트 사이즈로 레이저 출력 펄스(94)를 집중시키기 위해 에칭 차단 층(90)을 10mm 이내로 할 수 있다. 따라서, 상기 실시예의 이점은 회로 소자(14)의 사이에 피치 거리(28)를 줄이기 위해 마이크로 회로 제작을 허용한다. 포토레지스트 층(90)이 현상된 후, 접근 가능한 에칭 목표물(92)은 IC 장치를 수정하거나 재구성하기 위해 에칭될 수 있다. 다른 실시예로, 약간 더 높은 UV 전력의 레이저 출력 펄스(74)는 에칭 차단 내식성 층(70)을 제거하기 위해 사용될 수 있으며, 그래서 비감광성 내식성 재료와 같은 어떤 타입의 에칭 차단 코팅은 실제적인 제작 및 비용의 이점을 갖고 이용될 수 있다. 접근 가능한 에칭 목표물(60,62)의 에칭은 상기 공정을 따른다.

Description

집적 회로의 수정 또는 재구성을 위한 레이저에 기초한 방법 및 시스템{LASER BASED METHOD AND SYSTEM FOR INTEGRATED CIRCUIT REPAIR OR RECONFIGURATION}
반도체 웨이퍼 상의 IC(Integrated Circuit) 장치 구성은 DRAMs, SRAMs, 및 구현 메모리와 같은 논리 소자 및 메모리 장치의 처리 및 제작에 대한 예에 의해서만 여기에 나타내지며, 상기 구현 메모리는 전기적으로 전도하는 링크(links)를 포함하며 도핑(doping) 또는 제거와 같은 연속 공정을 위해 IC 장치의 영역을 식별하도록 포토레지스트(photoresist) 층 형성 작업 및 패턴 형성 작업을 전형적으로 이용한다. 포토레지스트 재료는 에칭(etch) 저항성이 있으며 하나 이상의 연속 처리 단계를 거친 IC 장치의 덮인 영역을 보호한다.
포토리써그래피(photolithography)는 G(436nm), H(408nm), 또는 I(365nm)와 같은 수은 램프 선들의 발광 파장이나 ArF(193nm) 및 KrF(248nm)와 같은 엑사이머(excimer) 레이저의 발광 파장에 전통적으로 매치되는 어떤 광선의 파장에 민감한 포토레지스트 재료를 사용하는 전형적인 웨이퍼 패턴 공정이다. 종래의 포토레지스트 재료는 빛에 노출되는 곳에서 용해되는 포지티브 포토레지스트 및 빛에 노출되는 곳에서 중합되는 (용해되지 않는) 네가티브 포토레지스트를 일반적으로 포함한다.
포토리써그래피에서, 요구되는 패턴은 비용이 드는 십자선(reticles) 또는 포토마스크로 첫째로 형성되며, 그에 따라서 웨이퍼의 레지스트 층으로 전사된다. 발광부, 및 더 최근에, 어떤 유형의 레이저 시스템은 포토 마스크의 반대 이미지에 웨이퍼 상의 IC 장치 마다의 레지스트 층을 동시에 노출시키기 위해 사용되어져 왔다. 그러므로, 포토리써그래피는 IC 장치 상의 반복할 수 있는 특징부의 일괄 제작을 하는데 특히 적합하다. 포토리써그래피 및 다른 VLSI(초고밀도 집적 회로) 메모리 제작 공정은, 제 1권으로서, 마이크로리써그래피, 미세 기계가공, 미세 제작에 관한 편람(Handbook of Microlithography, Micromachining, and Microfabrication), SPIE 볼륨 PM39로서 래이-초우드베리 피에 의해 편집된 마이크로리써그래피(Microlithography), 및 VSLI 제작 원리로서 1994년, John Wiley ＆ Sons, Inc의 간디 소랩 케이에 의해 편집된 실리콘 및 갈륨 비화물(Silicon and Gallium Arsenide)에 상세히 기술되어 있다.
IC 메모리 제작 공정의 산출량은 다양한 인자에 의해 영향을 받는다. 몇 가지 결점은 하부 표면 층 또는 패턴의 정렬 변경에 기인하며, 다른 결점은 실리콘 기판 내에 오염 입자 및 흠에 기인한다. 도 1, 도 2A, 및 도 2B는 메모리 셀(20)의 여분의 행(16) 및 열(18)과 같이 여러 번 반복하는 여분의 회로 소자(14)를 포함하도록 통상적으로 제작되는 IC 장치(12)(도 6)의 반복적인 전자 회로(10)를 도시한다. 도 2A 및 도 2B를 참조로 하여, 회로(10)는, 결함이 있는 메모리 셀(20)을 분리하며, 예를 들면 교체되는 여분의 셀(24)로 대체하기 위해 제거될 수 있는 특정 회로 링크(22)를 포함하도록 또한 설계된다. 링크(22)는 종래의 링크 폭(25)(약 2.5μm), 링크 길이(26), 및 링크 구조물(38)과 같은 인접한 회로 구조 또는 소자(30)로부터 약 8μm의 소자 대 소자 피치(중심 대 중심 간격)(28)로 설계된다. 회로(10), 회로 소자(14), 또는 셀(20)은 결함에 대해 테스트되며, 상기 결함의 위치는 데이터베이스 또는 프로그램으로 맵핑되어질 수 있다. 결함은 웨이퍼(32)(도 6)로부터 웨이퍼(32)로 및 IC 장치(12)로부터 IC 장치(12)로 특이하게 발생하기 때문에, 수정 공정은 고정된 패턴의 포토마스크를 사용하는 종래의 포토리써그래피 공정으로 성취되어질 수 없다.
그러나, 어떤 레이저는 링크(22)를 감싸며 "파열(blow)"시키는데 아주 충분하지만 일반적으로 인접한 회로 소자(30)를 회피하는데 약간 충분한 레이저 스포트(36)를 갖는 레이저 펄스(34)를 정밀하게 전달할 수 있다. 레이저에 기초한 링크 파열을 위해 종래의 물리학 및 컴퓨터 모델링은, 엘 엠 스카폰 및 제이 디 크리팔라에 의해, 1986년 3-4월, 재료 연구 잡지(Journal of Materials Research), 권 1의 2편 368-81에, "실리콘 메모리를 위한 프로그램 가능한 여분의 목표물 링크 파열에 대한 컴퓨터 시뮬레이션", 그리고 제이 디 크리팔라, 엘 엠 스카폰, 및 치-유안 루에 의해, 1989년 6월, 전자 장치에 관한 IEEE 논문(IEEE Transactions on Electron Devices), 권 36의 6편 1056-61에, "VLSI 메모리 수정을 위한 레이저로 프로그램 가능한 여분의 폴리-실리사이드 링크에 대한 컴퓨터 시뮬레이션된 파열"에 기술된다. 레이저 링크 파열은, 현재 잘 정련되며, 링크를 분리하기 위한 선택 방법이다. 가장 우세한 링크 재료는 종래의 1.047μm 또는 1.064μm의 레이저 파장에 잘 응답하는, 폴리실리콘 및 유사 화합물이다. 도 2C는 비활성화(passivation) 층(40) 및 링크(22)가 종래 기술의 에너지 분배의 종래 레이저 펄스(들)(34)에 의해 제거되어진 후에 도 2A의 종래 링크 구조(38)를 도시한다.
그러나, 기술 경향은, 더 많은 층과 더 작은 링크 구조(38) 및 메모리 셀 치수를 갖는 더 복잡하며, 더 높은 밀도의 회로(10) 또는 메모리를 발달시키는 쪽으로 가고 있다. 폴리실리콘 링크(22)가 더 작고 더 깊게 깔릴 때, 상기 폴리실리콘 링크(22)는 종래의 레이저 출력 및 1.047μm 또는 1.064μm 방사의 스포트 사이즈 한계로 절단하는데 더 어려움이 있다. 비싸면서 시간 소모적인 공정은 연속 레이저 절단을 위해 링크(22)가 접근 가능해지도록 비활성화 층(40) 또는 다른 표면 층을 섬세하게 에칭 제거하기 위해 흔히 요구된다.
더 높은 밀도의 회로(10) 또는 구현된 메모리에 대한 다른 장애는 폴리사이드 및 디실리사이드를 포함하는 종래의 폴리실리콘과 유사한 링크 재료의 전기 저항이 치수 축소에 따라 증가하며, 그에 의해서 메모리 셀(20)의 작동 속도를 제한한다는 것이다. 폴리실리콘과 유사한 링크(22)에 속성을 둔 더 높은 전기 저항과 관련되는 신호 전파 지연을 어드레스하기 위해, 메모리 생산자는 알루미늄, 티타늄, 니켈, 구리, 텅스텐, 백금, 금속 합금, 금속 질화물, 또는 다른 유사 금속 재료와 같은 더욱 더 전도성이 있는 다양한 금속 링크 구조물 재료를 채택한다.
여분의 수정을 위해 금속 링크(22)를 사용하는 다른 동기는 상기 금속 링크(22)가 메모리 장치의 다층 구조의 상부에 더 밀접하게 보통 위치되며, 그에 따라서 링크(22)는 다수의 피복 층 내에 창들을 에칭 제거할 필요없이 레이저 빔이 접근하는데 더 용이하다. 그러나, 상기 다수의 재료가 폴리실리콘 보다 더 높은 광학 반사도 또는 더 높은 용융 또는 기화 포인트를 갖기 때문에, 상기 재료는 종래의 링크 처리 레이저 시스템의 1.047μm 또는 1.064μm 파장을 이용하여 처리하는데 더욱 더 어려움이 있다. 일반적으로, 상기 금속의 레이저 절단은, 크레이터(crater)를 둘러싸며, 절단된 링크(22)의 양단에 걸리는 낮은 개방 저항 및 아마도 회로 고장을 발생시키는 슬래그 및 파편을 생성한다.
더 높은 전력의 레이저 출력은 금속 링크 재료를 처리하며 전위 파편을 제거하도록 요구된다. 그러나, 레이저 출력의 전력 레벨을 증가시키는 것은 실리콘, 갈륨 비화물, 다른 반도체 기판(44), 다른 층(42), 및 인접한 회로 구조물(30)에 나쁜 영향을 준다.
대안적으로, 선(Sun) 등에 의한 미국 특허 번호 5,265,114에는 금속 링크와 같은 목표물 및 실리콘과 같은 기판(44)의 사이에 흡수 대비를 이용하는, 1.3μm와 같은 파장을 사용한다. 다른 이점 중에서, 상기 방법은 실리콘 기판(44)에 영향을 줌이 없이 링크(22)를 절단하도록 더 높은 에너지 레이저 펄스의 사용을 허용하며, 그에 따라서 종래의 1.047μm 및 1.064μm 레이저 파장에 의해 허용되는 것 이상으로 더 큰 레이저 에너지 처리 창을 생성한다. 상기 방법에 의해 처리되는 링크(22)의 양단에 걸리는 개방 저항은 종래의 빔에 의해 절단되는 링크(22)의 양단에 걸리는 저항 보다 훨씬 더 높다.
링크(22)와 피치(28)가 더 작아질 때, 스포트 사이즈의 한계는 더욱 더 임계적이다. 기판(44)으로부터 광학 소자와 이들 유격의 선택은 링크-파열 레이저 펄스(34)의 실제적인 스포트-사이즈 한계에 영향을 준다. 예를 들면, 광학 소자는 일반적으로 링크-파열로 발생할 수 있는 슬래그 또는 다른 파편과 접촉을 회피하기 위해 링크 구조물(38) 보다 위에 10mm 이상으로 유지된다. 링크-파열 레이저 출력 펄스를 위해 종래의 스포트 사이즈 한계는 두 배의 파장(2λ)으로 손쉽게 접근될 수 있다. 따라서, 1.32, 1.06, 및 1.04 μm-방사 재료에 대해서, 재료 제거를 위한 실제적인 스포트 사이즈의 한계는 제각기 대략 2.64μm, 2.12μm, 및 2.08μm이다.
당업자는 0.532μm, 0.355μm, 또는 0.266μm와 같은 더 짧은 파장이 재료 제거를 위해 가장 작게 집중되는 레이저 빔의 스포트 사이즈를 줄이는데 사용될 수 있다는 것을 인식할 것이다. 그러나, 당업자는, 상기 파장이 특히 링크 파열을 위해 필요로 하는 고 출력으로 기판(44)을 불가피하게 손상시키도록, 실리콘 기판(44)이 약 1μm 보다 더 짧은 파장을 강력히 흡수할 것이라는 것을 또한 인식할 것이다.
64 메가비트 DRAMs를 수정하기 위해 산업에서 현재 사용되는 가장 작게 집중되는 레이저 스포트(36)는 레이저 스포트(36)와 같은 약 2.0μm 직경(46)이다. 상기 스포트 사이즈는 256 메가비트 및 약간의 1 기가비트 DRAM 설계를 통해 유용할 것으로 기대된다. 도 3은 링크 피치(28)와 링크 폭(25)이 감소할 때 더 작은 스포트 사이즈에 대한 산업 수요를 나타내는 스포트 사이즈 대 연도의 그래프이다. 그래프는 스포트 사이즈 수요, 즉 스포트 사이즈= 2(최소 링크 피치)-(시스템 정확도)-0.5(링크 폭)에 근접하기 위한 단순한 공식에 기초한다. 그래프는 1997년 까지 0.5μm의 정확도, 1999년 까지 0.35μm, 및 그 이후로 0.25μm를 가정한다. 따라서, 산업 전문가들은 2μm 이하의 스포트 사이즈는 링크(22)를 처리하는데 곧 바람직할 수 있을 것이라고 예상한다.
본 발명은 메모리 및 논리 집적 회로의 제작 및 수정을 위한 레이저 방법 및 시스템에 관한 것으로, 특히 각각의 집적 회로에 독특한 재구성 데이터에 응답하여 에칭 차단 상부 층 재료 상에 독특한 패턴을 형성하는 것에 관한 것이다.
도 1은 일반 회로 셀 내의 여분의 행에 대한 여분의 레이아웃 및 상기 여분의 행 내에 프로그램 가능한 링크를 도시하는 DRAM의 일부를 도시하는 개략도.
도 2A는 종래 기술의 펄스 파라미터에 의해 특징지어지는 레이저 펄스를 수신하는 종래의 커다란 반도체 링크 구조물을 도시하는 부분 횡측단면도.
도 2B는 인접한 회로 구조물과 함께 도 2A의 링크 구조물과 레이저 펄스를 도시하는 부분 평면도.
도 2C는 링크가 종래 기술의 레이저 펄스에 의해 제거된 후 도 2B의 링크 구조물을 도시하는 부분 횡측단면도.
도 3은 링크 가공 처리를 위해 수 시간에 걸쳐 필요로 하게 될 레이저 스포트 사이즈를 예측하는 스포트 사이즈 대 연도를 도시하는 그래프.
도 4A는 본 발명에 따라 레이저 펄스 파라미터에 의해 특징지어지는 레이저 펄스를 수신하는 포토레지스트로 피복된 매우 좁은 목표물 구조를 도시하는 부분 횡측단면도.
도 4B는 포토레지스트 층의 레이저 활성 부분을 둘러싸는 점선과 함께 도 4A의 목표물 구조를 도시하는 부분 횡측단면도.
도 4C는 현상 단계에 잇따라서 도 4B의 목표물 구조를 도시하는 부분 횡측단면도.
도 4D는 하나 이상의 에칭 공정 단계에 잇따라서 도 4C의 목표물 구조를 도시하는 부분 횡측단면도.
도 5A는 본 발명에 따라서 레이저 펄스 파라미터에 의해 특징지어지는 레이저 펄스를 수신하는 차단 층에 의해 피복되는 목표물의 구조를 도시하는 부분 횡측단면도.
도 5B는 레이저 제거 공정 단계에 잇따라서 도 5A의 목표물 구조를 도시하는 부분 횡측단면도.
도 5C는 하나 이상의 에칭 공정 단계에 잇따라서 도 5B의 목표물 구조를 도시하는 부분 횡측단면도.
도 6은 본 발명을 병합하는 레이저 시스템의 일 실시예를 도시하는 부분 개략적인 단순도.
그러므로, 본 발명의 목적은 링크와 같은 목표물을 처리하기 위해 대안적인 방법 및 시스템을 제공하는 것이다.
따라서, 본 발명은, 하나 또는 그 이상의 IC 장치 상에 다수의 임의대로 있는 목표물 위치에 레이저 출력 펄스가 개별적으로 유도되는 채로, 내식성 재료 또는 다른 차단 코팅과 같은 에칭 차단 상부 층의 목표물 재료를 우선 노출시키거나 제거하며 그에 따라서 기초를 이루는 목표물을 에칭하기 위한 시스템과 방법을 제공한다.
본 발명의 일 실시예로, 작업물 상의 목표물 재료는 포토레지스트 재료의 층으로 코팅된다. 레이저 출력의 파장은 노출, 즉 포토레지스트 재료를 활성화시키도록 선택된다. 따라서, 위치 데이터는 포토레지스트 재료 상에 다수의 위치 쪽으로 개개의 레이저 출력 펄스를 유도한다. 포토레지스트 노출이 레이저 빔에 의한 직접적인 링크 파열 보다 적은 레이저 에너지를 요구하기 때문에, 더 짧은 파장의 레이저는 기판 또는 다른 회로 소자에 손상의 위험없이 분리되는 것을 필요로 하는 링크(22) 위에 포토레지스트를 노출시키도록 사용될 수 있다. 최종적으로, IC 장치는 포토레지스트를 제거하도록 발달되며, 종래의 에칭 기술은 피복되지 않은 목표물 또는 링크(22)를 제거하는데 사용된다.
더 짧은 파장을 사용함에 의해 얻어지는 스포트 사이즈의 이점 외에, 노출 공정의 낮은 출력은, 광학 소자가 목표물에 더 밀접하게 접근하도록 허용하며, 실제적인 레이저 출력 스포트 사이즈 인자가 대략 파장의 1배씩 작아지는 것을 용이하게 한다.
대안적으로, 레지스트 또는 다른 차단 코팅 재료와 같은 에칭 차단 층은 약간 더 높지만 여전히 상대적으로 낮은 출력의 레이저를 이용하여 직접 제거될 수 있다. 예를 들면, 낮은 출력의 UV 레이저는 낮은 제거 임계값을 갖는 비감광성 레지스트 재료를 제거하기 위해 사용될 수 있다. 현상 단계는 제거되며, 어떤 제거에 관련된 파편은 목표물이 에칭될 때 또는 나머지 차단 층이 제거될 때 사라진다.
피복되지 않은 링크(22)의 파열 대신에 피복되지 않은 링크(22)를 제거함에 의해서, IC 장치의 생산자는, 더 작은 스포트 사이즈를 이용할 수 있으며, 그에 따라서 절단된 링크(22)의 양단에 걸리는 낮은 개방 저항과 슬래그 형성에 관련되는 다른 문제를 회피할 뿐만 아니라, 더 작은 링크 길이(26), 링크 폭(25), 및 피치(28)를 설계할 수 있다. 링크 파열에 의해 가능한 것보다 더 깨끗한 링크의 제거를 제공하는 것 외에, 본 발명은 링크 파열에 의해 허용되는 것 보다 훨씬 더 큰 레이저 가공 처리 창을 허용한다.
본 발명의 추가의 목적 및 이점은, 첨부 도면의 참조와 함께 진행하는, 바람직한 실시예에 대한 다음의 상세한 설명으로부터 자명해질 것이다.
도 4A, 도 4B, 도 4C, 및 도 4D(집합적으로 도 4)는 본 발명에 따라 목표물 가공 공정의 연속적인 단계를 겪는 목표물 구조(88)를 도시하는 부분 횡측단면도이다. 도 4를 참조로 하여, 목표물 구조(88)는 금속 또는 어떤 다른 에칭에 민감한 목표물 재료를 포함할 수 있는 에칭 목표물 또는 링크(92)를 포함한다. 목표물 구조(88)는 종래의 링크 파열 레이저 펄스(34)에 의해 파열되는 특징부와 치수 보다 훨씬 더 작은 특징부와 치수를 가질 수 있는데, 즉 링크 길이(85)와 링크 폭(미도시됨)은 종래의 링크 파열 레이저 펄스(34)에 의해 파열되는 링크의 것들 보다 더 작도록 설계될 수 있다. 마찬가지로, 링크(92) 사이의 피치는 종래의 링크 파열 레이저 펄스(34)에 의해 파열되는 링크 사이의 피치 보다 실제적으로 더 작을 수 있다. 편의를 위해, 도 2A의 링크 구조물(38)의 특징부에 상응하는 목표물 구조(88)의 어떤 특징부는 동일한 도면 번호로 지정되어졌다.
도 4에 대해서, 링크(92)는 포지티브 포토레지스트 재료의 에칭 차단 상부 층(90)의 아래에 위치된다. 포토레지스트 층(90)은 종래의 리써그래피 또는 다른 회로의 제작 공정으로부터의 나머지일 수 있거나 새롭게 적용될 수 있다. 포토레지스트 재료는 폴리 이소프렌 또는 폴리-[메틸 이소프로페닐 케톤](PMIPK; Poly-Methyl Isopropenyl Ketone)과 같은 노보락(M-크레졸 포름알데히드) 또는 에칭 내식성 폴리 코팅을 포함하지만 이에 한정되지 않는다. 포토레지스트 재료는 표준 포토레지스트 선택 기준에 따라 선택될 수 있다.
포토레지스트 재료는 하나 또는 그 이상의 특정한 파장 또는 파장 범위에 민감하도록 조정된다. 종래 레지스트 파장의 민감도는 제각기 436nm, 405nm, 및 365nm일 때, G, H, 및 I 수은 선을 포함한다. 더 새로운 초자외선 레지스트 파장의 감도는, 고체 상태 기술학(1993년 11월)의 53-66페이지에, 알렌 등에 의해 개시된 바와 같이, "메타크릴레이트 중합체를 이용한 193nm와 248nm 리써그래피에 대한 새로운 단일 층의 포지티브 레지스트"에 193nm와 248nm를 포함한다. 당업자는 Nd:YAG 레이저의 제 3 고조파가 수은 I-선에 밀접하게 매치하며 HeCd 레이저의 방사가 수은 G-선에 밀접하게 매치하는 것을 인식할 것이다. 이들이 널리 이용될 수 있으며 Nd:YAG 및 Nd:YLF의 제 3 고조파와 매치하기 때문에, I-선 레지스트는 본 발명을 위해 현재 바람직하다.
도 4A는 본 발명에 따라 펄스 파라미터에 의해 특징지어지는 레이저 펄스(94)를 수신하는 목표물 구조(88)를 도시한다. 포토레지스트 층(90)을 노출시키는데 필요한 출력이 링크(22)와 비활성화 층(40)을 파열시키기 위해 필요로 하는 출력 보다 상당히 낮기 때문에, 펄스(94)는 종래의 링크 파열 펄스(34) 보다 훨씬 더 낮은 출력을 가질 수 있다.
특정의 파장으로 포토레지스트의 레이저 가공을 위한 출력 요구량은 사용되는 스포트 사이즈에 비례하여 일정한 비율로 정해진다. 바람직한 노출 변수는, 빔의 스포트 영역에 걸쳐서, 즉 5-100ns(나노초)의 펄스 지속, 및 약 300Hz 이상의 반복 율로, 약 50mJ/cm2보다 더 낮으며, 바람직하게는 약 10mJ/cm2보다 더 낮은, 평균 출력을 포함할 수 있다. 당업자는, 레이저 펄스가 예컨대 종래 기술에 따라 작동하는 Q-스위치(180)로 펄스 레이저에 의해, 또는 특정 시간 동안 연속파 방사를 제공하고 그것에 의해 레이저 펄스를 형성하도록 주기적으로 개방하는 셔터와 상호 작용하는 연속파 레이저에 의해 전개될 수 있다는 것을 인식할 것이다.
포토레지스트 노출 공정에 의해 용이해지는 비제거적인 낮은 출력은 레이저 시스템의 광학 소자(도 6에 도시된 이미지 형성 렌즈(148)와 같은)가 슬래그 및 다른 제거 파편이 발생되지 않은 이후에 목표물 구조(88)에 더 가깝게 위치되도록 허용한다. 허용 가능한 낮은 최소한의 유격(아마도 4mm 만큼 적거나 훨씬 더 낮은)은, 빔의 중앙부 및 이에 따른 스포트 사이즈의 직경(98)으로 하여금, 예컨대 대략 1 또는 1과 1/2배 파장으로, 레이저 출력 펄스(94) 파장의 상당히 작은 역할을 하도록 허용한다.
포토레지스트 노출 공정에 의해 사용될 수 있는 다수의 다양한 포토레지스트 감도 및 이에 따른 레이저 출력은 레이저 펄스(94)의 파라미터를 위한 가공 창을 실제적으로 증가시킨다. 그러므로, 포토레지스트 노출은 파장, 스포트 사이즈, 및 유용성과 같은 다른 기준에 기초하여 선택될 수 있는 레이저 발생부를 위한 더 많은 선택을 제공한다. 예를 들면, 355nm, 266nm, 또는 212nm와 같이, 1μm 보다 훨씬 더 짧은 파장이 500nm 이하의 임계 스포트 사이즈 직경(98)(또는 빔의 중앙부가 타원형이 되는 공간의 주 축)을 제공하도록 사용될 수 있다.
도 4B는 포토레지스트 층(90)의 포토레지스트 목표물 부분(100)이 포토레지스트 노출 레이저 펄스(94)에 노출되어진 후 목표물 구조(88)를 도시한다. 포토레지스트 목표물 부분(100)은, 점선 내에 도시되며, 포토레지스트 목표물 부분(100)이 잇따른 현상 과정 동안 제거되도록 레이저 펄스(94)에 의해 활성화되어졌다. 현상 공정과 작용제는 당업자에게 잘 알려져 있다. 도 4C는 포토레지스트 층(90)의 포토레지스트 목표물 부분(100)(제거된 곳에 화살표로 표시됨)이, 현상 단계에 의해 제거되어진 후, 도 4B의 목표물 구조(88) 비활성화 층(40)의 피복되지 않은 비활성화 목표물 부분(104)을 도시한다.
도 4D는 비활성화 층(50)의 비활성화 목표물 부분(104) 및 링크(92)의 링크 목표물 부분(106)이 에칭에 의해 제거되어진 후 도 4C의 목표물 구조(88)를 도시한다. 목표물 부분(104,106)은 이들이 제거되어진 곳에 화살표로 표시된다. 당업자는 에칭, 특히 화학 및 플라즈마 에칭이 포토리써그래피 및 다른 회로 제작 공정으로부터 잘 알려져 있다는 것을 인식할 것이다. 상기 층들을 에칭하는 것은 단일 작용제를 사용하는 1 단계의 공정 또는 비활성화 목표물 부분(104) 및 이에 따른 링크(92)의 링크 목표물 부분(106)을 에칭하기 위해 별도의 작용제를 사용하는 2 단계의 공정일 수 있다.
도 5A, 도 5B, 및 도 5C(집합적으로 도 5)는 본 발명에 따라 목표물 가공의 대안적인 연속 단계들을 겪는 목표물 구조(68)를 도시하는 횡측단면도이다. 목표물 구조(68)는 종래의 링크 파열 레이저 펄스(34)에 의해 파열되는 치수 보다 더 작은 치수를 또한 가질 수 있다. 편의를 위해, 도 2A의 목표물 구조(38)의 특징부에 상응하는 목표물 구조(68)의 어떤 특징부는 동일한 도면 번호로 표시되어졌다.
도 5를 참조로 하여, 목표물 구조(68)는 비활성화 층(50) 및 링크(72)와 같은 에칭 목표물을 덮는 에칭 차단 상부 층(70)을 포함한다. 에칭 차단 상부 층(70)이 도 4에 대해 위에 논의된 어떤 내식성 재료와 같은 어떤 보호 코팅을 포함할 수 있지만, 내식성 재료는, 포토레지스트일 필요는 없으며, 감광제를 갖거나 감광제 없이 임의 형태의 내식성 재료, 특히 레이저 출력 펄스(74)의 선택된 파장에 대해 낮은 레이저 제거 임계값을 갖는 재료를 포함할 수 있다. 비감광성 레지스트 재료는 포토레지스트 재료로서 사용될 수 있는 것보다 더 넓은 널리 다양한 재료를 포함한다. 당업자는 이들 감광제 없이 종래의 포토레지스트가 또한 사용될 수 있다는 것을 인식할 것이다.
도 5A는 본 발명에 따라 상부 층 제거를 달성하기 위해 적용되는 내식제 제거 에너지의 분배에 의해 특징지어지는 레이저 펄스(74)를 수신하는 목표물 구조(68)의 에칭 차단 상부 층(70)을 도시한다. 에칭 차단 상부 층(70)을 제거하기 위한 필요한 출력이 도 2A 및 도 2C에 도시된 바와 같이 링크(22)(및 비활성화 층(50))를 파열시키기 위해 필요로 하는 출력 보다 상당히 낮을 수 있기 때문에, 펄스(74)는 종래의 펄스(34) 보다 훨씬 더 낮은 출력을 가질 수 있다. 에칭 차단 층 제거 및 목표물 에칭 공정에 의해 용이하게 이용되는 낮은 출력은 레이저 펄스(74)의 파라미터에 대한 가공 창을 실제적으로 증가시킨다. 그러므로, 상부 층 제거는 파장, 스포트 사이즈, 및 이용 가능성과 같은 다른 기준에 기초하여 선택될 수 있는 레이저 발생부를 위해 더 많은 선택을 제공한다. 예를 들면, 355nm, 266nm, 또는 212nm와 같은 1.042μm 보다 훨씬 더 짧은 파장은 약 2μm 보다 상당히 낮으며 바람직하게는 1.0μm 이하의 임계 스포트 사이즈 직경(58)을 생성하기 위해 사용될 수 있다.
일반적으로, 다른 바람직한 제거 파라미터는, 위에 리스트화된 것들에만 제한되지 않는 바와 같이, 빔 스포트 영역에 대해 측정되는 1μm 두께의 내식제에 대해 약 50mJ/cm2보다 낮은 평균 전력, 약 300Hz 보다 더 큰 반복 율, 및 약 400nm 이하의 바람직한 파장을 포함한다. 도 5B는 에칭 차단 상부 층(70)의 에칭 차단 목표물 부분(80)(제거된 곳에 화살표로 표시됨)이 레이저 펄스(74)에 의해 제거되어진 후 목표물 구조(68)를 도시한다.
도 5C는 비활성화 층(50)의 목표물 부분(60) 및 링크(72)의 목표물 부분(62)이 에칭에 의해 제거되어진 후 도 5B의 목표물 구조(68)를 도시한다. 도 4D에 대해 논의된 바와 같이, 상기 층들을 에칭하는 것은 비활성화 목표물 부분(60) 및 이에 따른 링크 목표물 부분(62)을 에칭하기 위한 별도의 작용제를 사용하는 하나의 작용제 또는 2 단계 공정을 사용하는 단일 단계 공정일 수 있다.
도 5에 대해 기술되는 에칭 차단 상부 층의 제거 방법은 링크 파열 공정에 공통적인 파편을 발생시킬 가능성이 훨씬 적다. 파편이 발생한다면, 그에 따라서, 에칭 차단 층(70) 또는 비활성화 층(50)의 전기적으로 비전도되는 화합물이 링크(72)와 인접 회로 구조(30)의 사이에 개방 저항에 부정적으로 영향을 끼칠 가능성은 적다. 최종적으로, 상기 어떤 파편은 링크가 에칭되거나 내식성 층이 연속 공정중 제거될 때 제거될 것이다. 그러므로, 상부 층 제거 및 목표물 에칭 공정에 의해 주어지는 기판 차단 및 더 작은 임계 치수는 종래의 링크 파열 공정에 대한 상당한 진전이다.
도 4 및 도 5에 대해 기술되는 실시예는 IC 생산자로 하여금 레이저 펄스(74,94)의 방사 파장에 의해 주로 제한되는 최소의 피치 치수를 갖는 회로 소자(14)에 진행중인 레이저 공정의 독특한 위치(150)(도 6)를 허여한다. 특히, 포토레지스트 노출 및 링크를 가공 처리하기 위한 링크 에칭 방법은, 포토리써그래피에 사용되는 링크들에 유사한 파장을 사용할 수 있으며, 그에 따라서 포토리써그래피 회로 설계에서 달성할 수 있는 임계 치수와 매치시키며 이와 보조를 ??추기 위해 링크 제거에 필요한 임계 치수를 허용한다. 예를 들면, 링크(92)는 다른 링크 또는 인접한 회로 구조(30)의 2μm 내에 있을 수 있으며, 추측되는 포토리써그래피 공정은 250nm 링크 폭을 산출할 수 있으며, 본 발명은 기판 손상 없이 링크를 선택적으로 제거할 수 있다. 에칭이 링크 파열 보다 더 효과적으로 두꺼운 링크를 제거할 수 있기 때문에, 당업자는 메모리 생산자가 신호 전파 속도를 유지하거나 증가시키기 위해 더 두꺼운 링크를 설계함에 의해 링크 폭(25)을 줄일 수 있다는 것을 또한 인식할 것이다.
도 6은 본 발명의 가공 이점을 달성하기 위해 바람직한 레이저 펄스를 발생시키기 위한 단순화된 레이저 시스템(120)의 바람직한 실시예를 도시한다. 레이저 시스템(120)은 광학 축(130)을 따라 후방 미러(126) 및 출력 미러(128)의 사이에 위치되는 라샌트(lasant)(124)를 구비하는 공진기(122)를 포함한다. 미러(126)는 100% 반사되는 것이 바람직하며, 미러(128)는 광학 축(130)을 따라 전달되는 빛에 대해 부분적으로 이동된다. 편의를 위해, 레이저 시스템(120)은 레이저 다이오드(110)에 의한 제 3 고조파 Nd:YAG 레이저 펌프에 대해 예에 의해서만 여기에 모델이 되고 있으며, 상기 레이저 다이오드(110)의 방사(112)는 렌즈 구성 요소(114)에 의해 공진기(122)로 집중된다. 예를 들면, 오레곤, 포틀랜드, 엘렉트로 사이언티픽 인더스트리즈, 인코포레이티드에 의해 제작된, 모델 9000, 9100, 9200, 또는 9300 시리즈와 같은 레이저 시스템의 개조는 더 짧은 파장, UV 레이저를 수용하도록 당업자에 의해 적용하는데 바람직하다.
도 4 및 도 5를 참조로 하여, 레이저 시스템(120)은 에칭 차단 층(70 또는 90)의 감도 파장에 밀접하게 매치되는 파장과 같은 단 파장으로 출력 펄스(74 또는 94)를 방사한다. 442nm 로 방사하는 HeCd 및 355nm와 349nm 로 제각기 방사하는 제 3 고조파의 Nd:YAG 및 Nd:YLF와 같은 다수의 레이저는, 당업자에게 공지되었으며, 포토레지스트 내에 광화학 물질을 충분히 활성화시키기 위해 종래 포토레지스트 재료에 또는 종래의 포토레지스트 재료의 피크 파장 감도에 충분히 밀접하게 빛을 방사한다.
당업자는 라샌트의 방사 파장이 포토레지스트의 감도 파장과 밀접히 매치될 때 레이저 주파수 전환 및/또는 조정 및 관련 구성 요소(134,136, 및 138)가 요구되지 않는다는 것을 인식할 것이다. 그러나, YAG의 출력 또는 다른 라샌트(124)는 2배, 3배, 또는 4배와 같은 광학 파라미터 발진 또는 비선형 주파수 전환과 같은 공지된 공정을 통해 다른 노출 또는 바람직한 제거 파장으로 전환될 수 있다.
레이저 시스템 출력(140)은 빔 경로(146)를 따라 위치되는 빔 확장 렌즈 구성 요소(142,144)를 포함하는 다양한 종래의 광학기에 의해 조작될 수 있다. 최종적으로, 레이저 시스템 출력(140)은 웨이퍼(32)의 칩(12) 상에 상부 층(152)(하나 이상의 층(50,70, 또는 90)) 내의 레이저 목표물 위치(150)에 적용되기전 초점 또는 이미지 렌즈(148)를 통해 통과된다. 이미지 렌즈(148)는 F1,F2, 또는 F3의 단일 구성 요소 또는 다중 구성 요소 렌즈 시스템을 사용하는 것이 바람직하다.
바람직한 빔 위치 잡기 시스템(160)은 오버벡(Overbeck)의 미국 특허 번호 4,532,402에 상세히 기술된다. 빔 위치 잡기 시스템(160)은 목표물 구조(68 또는 88)를 덮는 상부 층(152) 상에 바람직한 레이저 목표물 위치(150)로 레이저 시스템 출력(140)을 목표로 삼고 집중시키기 위해 2개 이상의 플랫폼 또는 단계로 제어하는 레이저 제어기(170) 및 다중 반사경(172,174,176, 및 178)을 사용하는 것이 바람직하다. 빔 위치 잡기 시스템(160)은 제공되는 테스트 또는 설계 데이터에 기초한 독특한 링크 파열 또는 트리밍 작업에 영향을 주기 위해 동일하거나 다른 다이 상의 목표물 위치(150) 사이에 빠른 움직임을 허용한다. 위치 데이터는 각각의 목표물 위치 보다 위의 상부 층(152)을 노출하거나 삭제하기 위해 포토레지스트 재료 상에 각각의 다중 분리된 목표물 위치(150) 쪽으로 한 차례씩 레이저 시스템 출력(140)의 한 펄스를 유도하는 것이 바람직하다. 당업자는 실제적인 출력 처리량의 불리할 때를 제외하고 다중 펄스가 각각의 목표물 위치(150)로 유도될 수 있다는 것을 인식할 것이다.
내향 공동(intracavity) 레이저 빔 변조가 도 6에 도시된 Q-스위치(180)를 사용하기 때문에, 레이저 제어기(170)는 방사 빔 위치 및 방사 조정 시스템에 대한 코넥니의 미국 특허 번호 5,453,594에 기술된 것과 같은 플랫폼의 운동에 대해 레이저 시스템(120)의 발사를 동기화시키는 시간 데이터에 의해 영향을 받을 수 있다. 대안적으로, 당업자는 레이저 제어기(170)가, 예를 들면 5ns 내지 100ns 의 지속성을 갖는 레이저 출력 펄스를 전달하기 위해, 포켈(Pockel) 셀 또는 음향-광학 장치에 의해 연속파(CW) 레이저 에너지의 외향 공동(extracavity) 변조를 위해 사용될 수 있다는 것을 인식할 것이다. 상기 대안은 초핑(chopping) 반복 율 또는 출력 펄스 지속 시간에 상관없이 일정한 피크 출력을 제공할 수 있다. 빔 위치 잡기 시스템(160)은 커틀러 등의 미국 출원 번호 08/408,558 및 08/615,049에 기술되는 개선 또는 빔 위치기를 대안적으로 또는 추가적으로 사용할 수 있다.
많은 변경이 기본 원리로부터 이탈함이 없이 본 발명의 상기 기술된 실시예의 상세한 설명에 기술되어질 수 있다는 것이 당업자에게 자명해질 것이다. 그러므로, 본 발명의 범위는 다음의 청구항에 의해서만 결정되어질 것이다.

Claims (21)

  1. 반도체 장치에 구현되는 목표물 재료로서, 기판 상의 다른 위치에 지지되며 하나 이상의 에칭 차단 층에 의해 피복되는 상기 목표물 재료를 선택적으로 제거하는 방법에 있어서,
    상기 반도체 장치에 구현된 상기 목표물 재료의 위치를 나타내는 빔 위치 잡기 데이터를 빔 위치기로 제공하는 단계와,
    상기 목표물 재료의 상기 위치들 중의 하나와 깊이 방향으로 공간적으로 정렬되는 위치에 상기 에칭 차단 층을 충돌시키기 위해 500nm 이하의 파장을 갖는 레이저 출력을 상기 빔 위치 잡기 데이터에 응답하여 유도하는 단계로서, 상기 레이저 출력은 제거되어야 하는 상기 에칭 차단 층의 영역을 한정하는 공간 치수를 갖는, 상기 유도 단계와,
    상기 레이저 출력이 유도되는 상기 에칭 차단 층의 영역 제거를 발생시키는 단계와, 그리고
    상기 에칭 차단 층의 상기 제거 영역과 깊이 방향으로 공간적으로 정렬되는 상기 위치의 상기 목표물 재료를 제거하기 위해 에칭 공정을 수행하는 단계를 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  2. 제 1항에 있어서, 300Hz 보다 더 큰 반복 율로 다중의 레이저 출력을 발생시키는 단계와, 그리고
    다른 위치로 유도되지 않는 하나 이상의 별도의 레이저 출력을 다중 위치의 각각에 충돌시키는 단계를 더 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  3. 제 2항에 있어서, 상기 다중 레이저 출력은 상기 동일한 레이저에 의해 발생되며, 각각의 위치는 별도의 시간으로 충돌하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  4. 제 1항에 있어서, 상기 에칭 차단 층은 포지티브 포토레지스트 재료를 포함하며, 상기 레이저 출력은 상기 위치와 공간적으로 정렬되는 상기 위치의 상기 포토레지스트 재료의 상기 영역을 활성화시키기 위해 충분한 에너지로 발생되는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  5. 제 4항에 있어서, 상기 레이저 출력은 상기 포토레지스트를 활성화시키기 위해 수은 G-, H-, 또는 I-선 포토레지스트의 피크 파장 감도에 충분히 밀접한 파장으로 발생되는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  6. 제 4항에 있어서, 상기 영역의 제거를 발생시키는 단계는,
    상기 레이저 출력에 의해 충돌되는 상기 에칭 차단 층의 상기 일부분을 제거하기 위해 상기 에칭 차단 층을 현상시키는 단계를 더 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  7. 제 1항에 있어서, 상기 레이저 출력은 상기 위치와 공간적으로 정렬되는 상기 에칭 차단 층의 상기 영역을 제거하는데 충분하며 상기 목표물 재료를 제거하는데 불충분한 에너지 밀도를 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  8. 제 1항에 있어서, 상기 에칭 차단 층은 감광제 없이 내식성(resist) 재료를 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  9. 제 7항에 있어서, 상기 영역은 1μm 이하인 직경을 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  10. 제 1항에 있어서, 355nm, 266nm, 또는 212nm 파장으로 상기 레이저 출력을 발생시키는 단계를 더 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  11. 제 1항에 있어서, 상기 목표물 재료는 인접한 회로 구조로부터 2μm 이내인 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  12. 제 1항에 있어서, 상기 하나 이상의 목표물 재료의 위치는 프로그램 가능한 필드 게이트 어레이 또는 여분의 메모리 셀 내에 링크를 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  13. 제 1항에 있어서, 상기 하나 이상의 목표물 재료는 알루미늄, 세슘, 실리사이드, 크로마이드(chromide), 구리, 도핑된 폴리실리콘, 디실리사이드, 금, 니켈, 니켈 크로마이드, 백금, 폴리사이드, 탄탈륨 니트라이드, 티타늄, 티타늄 니트라이드, 또는 텅스텐을 포함하는 반도체 장치에 구현된 목표물 재료를 선택적으로 제거하는 방법.
  14. 에칭 차단 층의 아래에 및 기판에 근접하게 공간적으로 놓이는 다중 링크를 처리하기 위한 방법에 있어서,
    500nm 이하의 파장 및 300Hz 이상의 반복 율로 1μm 이하 직경의 공간 스포트 사이즈를 갖는 레이저 출력 펄스를 발생시키는 단계와, 그리고
    각각의 목표물 부분이 상기 목표물 부분에 영향을 끼치는데 충분하지만 상기 링크를 파열하고 상기 기판에 손상을 가하는데 불충분한 에너지 분포에 의해 특징지어지는 별도의 레이저 출력 펄스에 의해 충돌되도록, 상기 링크와 공간적으로 정렬되는 상기 에칭 차단 층의 다중 목표물 부분을 상기 레이저 출력 펄스로 충돌시키는 단계를 포함하는 다중 링크를 처리하기 위한 방법.
  15. 제 14항에 있어서, 상기 링크의 영역을 노출시키기 위해 상기 목표물 부분을 제거하는 단계와, 그리고
    상기 링크의 상기 노출된 영역을 제거하기 위해 에칭 공정을 수행하는 단계를 더 포함하는 다중 링크를 처리하기 위한 방법.
  16. 제 14항에 있어서, 상기 링크와 함께 상기 목표물 부분을 동시에 에칭하는 단계를 더 포함하는 다중 링크를 처리하기 위한 방법.
  17. 제 14항에 있어서, 상기 에칭 차단 층은 감광제 없이 내식성 재료를 포함하는 다중 링크를 처리하기 위한 방법.
  18. 제 14항에 있어서, 상기 레이저 출력 펄스의 상기 파장은 상기 포토레지스트를 활성화시키기 위해 수은 G-, H-, 또는 I-선 포토레지스트의 피크 파장 감도에 충분이 가까운 다중 링크를 처리하기 위한 방법.
  19. 반도체 칩 상의 에칭 목표물을 피복하는 하나 또는 그 이상의 에칭 차단 층 상의 위치에 대해 지점 대 지점 노출을 위한 레이저 시스템에 있어서,
    에칭 차단 층의 아래에 위치되는 에칭 목표물을 임의로 위치시키는 상기 칩에 특정한 특성으로부터 결정되는 위치 데이터에 응답하여 연속적인 레이저 출력 펄스를 유도하기 위한 빔 위치기로서, 상기 위치 데이터가 상기 에칭 목표물의 연속적인 위치를 표시하는, 상기 빔 위치기와,
    각각의 위치와 공간적으로 정렬되는 상기 에칭 차단 층의 일부분에 충돌하도록 상기 연속적인 위치 쪽으로 레이저 출력을 집중시키기 위해, 레이저 출력 펄스 발생중 상기 에칭 차단 층에 인접하게 있도록 위치될 수 있는 광학 구성 요소와, 그리고
    500nm 이하의 파장 및 300Hz 이상의 반복 율로 연속적으로 발생시키기 위한 레이저 공진기로서, 상기 레이저 출력 펄스는 각각의 위치에 상기 에칭 차단 층을 활성화시키는데 충분하지만 상기 에칭 목표물을 제거하는데 불충분한 에너지 밀도를 갖는, 상기 레이저 공진기를 포함하는 지점 대 지점 노출을 위한 레이저 시스템.
  20. 제 19항에 있어서, 상기 레이저 출력을 발생시키기 위해 제 3 고조파 Nd:YAG 또는 Nd:YLF 레이저를 더 포함하는 지점 대 지점 노출을 위한 레이저 시스템.
  21. 제 19항에 있어서, 상기 레이저 출력 펄스는 50μJ 이하를 포함하는 에너지 밀도를 각각 갖는 지점 대 지점 노출을 위한 레이저 시스템.
KR10-1999-7004520A 1997-01-06 1997-10-29 집적 회로의 수정 또는 재구성을 위한 레이저에 기초한 방법 및시스템 KR100367344B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US3423297P 1997-01-06 1997-01-06
US60/034,232 1997-01-06
US08/898,555 US6025256A (en) 1997-01-06 1997-07-22 Laser based method and system for integrated circuit repair or reconfiguration
US8/898,555 1997-07-22
US08/898,555 1997-07-22

Publications (2)

Publication Number Publication Date
KR20000069078A true KR20000069078A (ko) 2000-11-25
KR100367344B1 KR100367344B1 (ko) 2003-01-08

Family

ID=26710709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-7004520A KR100367344B1 (ko) 1997-01-06 1997-10-29 집적 회로의 수정 또는 재구성을 위한 레이저에 기초한 방법 및시스템

Country Status (11)

Country Link
US (1) US6025256A (ko)
JP (1) JP3586470B2 (ko)
KR (1) KR100367344B1 (ko)
CN (1) CN1123926C (ko)
AU (1) AU5092598A (ko)
CA (1) CA2272653C (ko)
DE (2) DE19782235B4 (ko)
GB (1) GB2336471B (ko)
HK (1) HK1022049A1 (ko)
IL (1) IL130269A (ko)
WO (1) WO1998031049A1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5998759A (en) * 1996-12-24 1999-12-07 General Scanning, Inc. Laser processing
US6057180A (en) * 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
US5953577A (en) * 1998-09-29 1999-09-14 Clear Logic, Inc. Customization of integrated circuits
US6300590B1 (en) * 1998-12-16 2001-10-09 General Scanning, Inc. Laser processing
US6242341B1 (en) * 1999-06-14 2001-06-05 Taiwan Semiconductor Manufacturing Company Planarization using laser ablation
US6281471B1 (en) 1999-12-28 2001-08-28 Gsi Lumonics, Inc. Energy-efficient, laser-based method and system for processing target material
US20040134894A1 (en) * 1999-12-28 2004-07-15 Bo Gu Laser-based system for memory link processing with picosecond lasers
US7838794B2 (en) * 1999-12-28 2010-11-23 Gsi Group Corporation Laser-based method and system for removing one or more target link structures
US7723642B2 (en) * 1999-12-28 2010-05-25 Gsi Group Corporation Laser-based system for memory link processing with picosecond lasers
US20030222324A1 (en) * 2000-01-10 2003-12-04 Yunlong Sun Laser systems for passivation or link processing with a set of laser pulses
US7671295B2 (en) * 2000-01-10 2010-03-02 Electro Scientific Industries, Inc. Processing a memory link with a set of at least two laser pulses
US6574250B2 (en) 2000-01-10 2003-06-03 Electro Scientific Industries, Inc. Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulse widths
US20060141681A1 (en) * 2000-01-10 2006-06-29 Yunlong Sun Processing a memory link with a set of at least two laser pulses
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6483071B1 (en) * 2000-05-16 2002-11-19 General Scanning Inc. Method and system for precisely positioning a waist of a material-processing laser beam to process microstructures within a laser-processing site
KR100773070B1 (ko) * 2000-07-12 2007-11-02 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 Ｉｃ 퓨즈를 하나의 펄스로 절단하기 위한 ｕｖ 레이저시스템 및 방법
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6664500B2 (en) * 2000-12-16 2003-12-16 Anadigics, Inc. Laser-trimmable digital resistor
US8497450B2 (en) * 2001-02-16 2013-07-30 Electro Scientific Industries, Inc. On-the fly laser beam path dithering for enhancing throughput
US6777645B2 (en) * 2001-03-29 2004-08-17 Gsi Lumonics Corporation High-speed, precision, laser-based method and system for processing material of one or more targets within a field
DE10123686C1 (de) * 2001-05-15 2003-03-20 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines Speicherchips und dadurch hergestelltes elektronische Bauelement
US20020170897A1 (en) * 2001-05-21 2002-11-21 Hall Frank L. Methods for preparing ball grid array substrates via use of a laser
JP4006994B2 (ja) * 2001-12-18 2007-11-14 株式会社リコー 立体構造体の加工方法、立体形状品の製造方法及び立体構造体
US6979798B2 (en) * 2003-03-07 2005-12-27 Gsi Lumonics Corporation Laser system and method for material processing with ultra fast lasers
US7348516B2 (en) * 2003-08-19 2008-03-25 Electro Scientific Industries, Inc. Methods of and laser systems for link processing using laser pulses with specially tailored power profiles
JP2005302751A (ja) * 2004-04-06 2005-10-27 Mitsubishi Electric Corp レジストパターン形成方法、レジストパターン形成装置、表示装置の製造方法、及び表示装置の製造装置
US7057133B2 (en) * 2004-04-14 2006-06-06 Electro Scientific Industries, Inc. Methods of drilling through-holes in homogenous and non-homogenous substrates
US7655152B2 (en) * 2004-04-26 2010-02-02 Hewlett-Packard Development Company, L.P. Etching
US8049135B2 (en) * 2004-06-18 2011-11-01 Electro Scientific Industries, Inc. Systems and methods for alignment of laser beam(s) for semiconductor link processing
US20060000814A1 (en) * 2004-06-30 2006-01-05 Bo Gu Laser-based method and system for processing targeted surface material and article produced thereby
US20060191884A1 (en) * 2005-01-21 2006-08-31 Johnson Shepard D High-speed, precise, laser-based material processing method and system
CN100449715C (zh) * 2006-01-23 2009-01-07 友达光电股份有限公司 薄膜晶体管及其制造方法
US8084706B2 (en) * 2006-07-20 2011-12-27 Gsi Group Corporation System and method for laser processing at non-constant velocities
JP2008147406A (ja) * 2006-12-08 2008-06-26 Cyber Laser Kk レーザによる集積回路の修正方法および装置
US9064785B2 (en) * 2007-07-20 2015-06-23 Freesacle Semiconductor, Inc. Electronic device including a capacitor and a process of forming the same
JP5192213B2 (ja) * 2007-11-02 2013-05-08 株式会社ディスコ レーザー加工装置
CN101990729B (zh) 2008-03-31 2013-02-27 伊雷克托科学工业股份有限公司 结合多重激光束以形成高重复率、高平均功率的极化激光束
US20100078418A1 (en) * 2008-09-26 2010-04-01 Electro Scientific Industries, Inc. Method of laser micro-machining stainless steel with high cosmetic quality
US10307862B2 (en) * 2009-03-27 2019-06-04 Electro Scientific Industries, Inc Laser micromachining with tailored bursts of short laser pulses
DE102009015712A1 (de) * 2009-03-31 2010-10-14 Globalfoundries Dresden Module One Llc & Co. Kg Materialentfernung in Halbleiterbauelementen durch Verdampfen
CN111625153B (zh) * 2020-05-09 2022-12-20 芜湖伦丰电子科技有限公司 一种触控装置及其改善双线激光拼接位良率方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228528B2 (en) * 1979-02-09 1992-10-06 Memory with redundant rows and columns
US4615904A (en) * 1982-06-01 1986-10-07 Massachusetts Institute Of Technology Maskless growth of patterned films
US4414059A (en) * 1982-12-09 1983-11-08 International Business Machines Corporation Far UV patterning of resist materials
US4445978A (en) * 1983-03-09 1984-05-01 Rca Corporation Method for fabricating via connectors through semiconductor wafers
US4532402A (en) * 1983-09-02 1985-07-30 Xrl, Inc. Method and apparatus for positioning a focused beam on an integrated circuit
US4568409A (en) * 1983-11-17 1986-02-04 Chronar Corp. Precision marking of layers
US4700214A (en) * 1983-12-15 1987-10-13 Laserpath Corporation Electrical circuitry
US4720470A (en) * 1983-12-15 1988-01-19 Laserpath Corporation Method of making electrical circuitry
US4508749A (en) * 1983-12-27 1985-04-02 International Business Machines Corporation Patterning of polyimide films with ultraviolet light
JPS60176250A (ja) * 1984-02-23 1985-09-10 Toshiba Corp 半導体装置の製造方法
US4647476A (en) * 1984-03-05 1987-03-03 General Electric Company Insulating glass body with electrical feedthroughs and method of preparation
US4713518A (en) * 1984-06-08 1987-12-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device manufacturing methods
US4622058A (en) * 1984-06-22 1986-11-11 International Business Machines Corporation Formation of a multi-layer glass-metallized structure formed on and interconnected to multi-layered-metallized ceramic substrate
US4640738A (en) * 1984-06-22 1987-02-03 International Business Machines Corporation Semiconductor contact protection
US4598039A (en) * 1984-07-02 1986-07-01 At&T Bell Laboratories Formation of features in optical material
JPS6122650A (ja) * 1984-07-11 1986-01-31 Hitachi Ltd 欠陥救済方法および装置
US4599136A (en) * 1984-10-03 1986-07-08 International Business Machines Corporation Method for preparation of semiconductor structures and devices which utilize polymeric dielectric materials
US4619894A (en) * 1985-04-12 1986-10-28 Massachusetts Institute Of Technology Solid-transformation thermal resist
US4796038A (en) * 1985-07-24 1989-01-03 Ateq Corporation Laser pattern generation apparatus
JPS62502646A (ja) * 1985-09-27 1987-10-08 バロ−ス・コ−ポレ−シヨン ポリイミドに先細形状のビア・ホ−ルを作成する方法
US4806921A (en) * 1985-10-04 1989-02-21 Ateq Corporation Rasterizer for pattern generator
US4622095A (en) * 1985-10-18 1986-11-11 Ibm Corporation Laser stimulated halogen gas etching of metal substrates
US4684437A (en) * 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
JPS62186531A (ja) * 1986-02-03 1987-08-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 滑らかな界面を有する集積回路構造を製造するための方法およびそのための装置
US4943032A (en) * 1986-09-24 1990-07-24 Stanford University Integrated, microminiature electric to fluidic valve and pressure/flow regulator
US5329152A (en) * 1986-11-26 1994-07-12 Quick Technologies Ltd. Ablative etch resistant coating for laser personalization of integrated circuits
EP0272799B1 (en) * 1986-11-26 1993-02-10 Quick Technologies Ltd. Ablative etch resistant coating for laser personalization of integrated circuits
US4853758A (en) * 1987-08-12 1989-08-01 American Telephone And Telegraph Company, At&T Bell Laboratories Laser-blown links
US4834834A (en) * 1987-11-20 1989-05-30 Massachusetts Institute Of Technology Laser photochemical etching using surface halogenation
US4780177A (en) * 1988-02-05 1988-10-25 General Electric Company Excimer laser patterning of a novel resist
US4941082A (en) * 1988-04-25 1990-07-10 Electro Scientific Industries, Inc. Light beam positioning system
US4915981A (en) * 1988-08-12 1990-04-10 Rogers Corporation Method of laser drilling fluoropolymer materials
US5087396A (en) * 1988-09-15 1992-02-11 Unisys Corporation Method of forming holes in unfired ceramic layers of integrated circuit packages
US4894115A (en) * 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
US5037183A (en) * 1989-02-22 1991-08-06 United Technologies Corporation Laser drilling
US4897153A (en) * 1989-04-24 1990-01-30 General Electric Company Method of processing siloxane-polyimides for electronic packaging applications
US4965702A (en) * 1989-06-19 1990-10-23 E. I. Du Pont De Nemours And Company Chip carrier package and method of manufacture
US5185291A (en) * 1989-06-30 1993-02-09 At&T Bell Laboratories Method of making severable conductive path in an integrated-circuit device
US5066998A (en) * 1989-06-30 1991-11-19 At&T Bell Laboratories Severable conductive path in an integrated-circuit device
US5021362A (en) * 1989-12-29 1991-06-04 At&T Bell Laboratories Laser link blowing in integrateed circuit fabrication
DE4115043A1 (de) * 1991-05-08 1997-07-17 Gen Electric Dichtgepackte Verbindungsstruktur, die eine Kammer enthält
US5245751A (en) * 1990-04-27 1993-09-21 Circuit Components, Incorporated Array connector
US5236551A (en) * 1990-05-10 1993-08-17 Microelectronics And Computer Technology Corporation Rework of polymeric dielectric electrical interconnect by laser photoablation
DE4022818A1 (de) * 1990-07-18 1992-01-23 Deutsche Forsch Luft Raumfahrt Festkoerperlaser
US5153408A (en) * 1990-10-31 1992-10-06 International Business Machines Corporation Method and structure for repairing electrical lines
JP3131234B2 (ja) * 1991-01-14 2001-01-31 株式会社日立製作所 半導体装置
US5096850A (en) * 1991-04-23 1992-03-17 Harris Corporation Method of laser trimming
US5293025A (en) * 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
US5391516A (en) * 1991-10-10 1995-02-21 Martin Marietta Corp. Method for enhancement of semiconductor device contact pads
JP3212405B2 (ja) * 1992-07-20 2001-09-25 富士通株式会社 エキシマレーザ加工方法及び装置
US5265114C1 (en) * 1992-09-10 2001-08-21 Electro Scient Ind Inc System and method for selectively laser processing a target structure of one or more materials of a multimaterial multilayer device
US5453594A (en) * 1993-10-06 1995-09-26 Electro Scientific Industries, Inc. Radiation beam position and emission coordination system
US5536579A (en) * 1994-06-02 1996-07-16 International Business Machines Corporation Design of high density structures with laser etch stop
US5593606A (en) * 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
US5751585A (en) * 1995-03-20 1998-05-12 Electro Scientific Industries, Inc. High speed, high accuracy multi-stage tool positioning system
US5541731A (en) * 1995-04-28 1996-07-30 International Business Machines Corporation Interferometric measurement and alignment technique for laser scanners
US5731047A (en) * 1996-11-08 1998-03-24 W.L. Gore & Associates, Inc. Multiple frequency processing to improve electrical resistivity of blind micro-vias

Also Published As

Publication number Publication date
WO1998031049A1 (en) 1998-07-16
IL130269A0 (en) 2000-06-01
HK1022049A1 (en) 2000-07-21
GB9912458D0 (en) 1999-07-28
CA2272653A1 (en) 1998-07-16
DE19782235T1 (de) 2000-01-05
DE19782235B4 (de) 2005-04-07
CA2272653C (en) 2004-02-17
IL130269A (en) 2002-09-12
KR100367344B1 (ko) 2003-01-08
JP3586470B2 (ja) 2004-11-10
CN1123926C (zh) 2003-10-08
US6025256A (en) 2000-02-15
GB2336471A (en) 1999-10-20
GB2336471B (en) 2001-12-05
AU5092598A (en) 1998-08-03
JP2000514249A (ja) 2000-10-24
CN1242873A (zh) 2000-01-26

Similar Documents

Publication Publication Date Title
KR100367344B1 (ko) 집적 회로의 수정 또는 재구성을 위한 레이저에 기초한 방법 및시스템
KR100696256B1 (ko) 자외선 레이저 출력으로 전기적인 전도성 링크를 절단하는방법
JP5123456B2 (ja) 導電性リンクのレーザ切断方法およびレーザシステム
US6297541B1 (en) Semiconductor device and method for fabricating the same
US7482551B2 (en) Processing a memory link with a set of at least two laser pulses
JP5033296B2 (ja) Ｉｃヒューズ切断用シングルパルスのためのｕｖレーザシステムおよびその方法
US5973290A (en) Laser apparatus having improved via processing rate
US20030222330A1 (en) Passivation processing over a memory link
US20070173075A1 (en) Laser-based method and system for processing a multi-material device having conductive link structures
US6434063B1 (en) Method of repairing semiconductor memory, electron-beam memory repairing apparatus and redundancy memory circuit to which the method of repairing semiconductor memory is applicable
US5840627A (en) Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development
US20030222324A1 (en) Laser systems for passivation or link processing with a set of laser pulses
US5288664A (en) Method of forming wiring of semiconductor device
US6346748B1 (en) Electronic circuit structure with photoresist layer that has non-precision openings formed by a laser
US20090141750A1 (en) Systems and methods for link processing with ultrafast and nanosecond laser pulses
JPH0821623B2 (ja) レ−ザ処理方法
US6228564B1 (en) Method of patterning photoresist using precision and non-precision techniques
US6060330A (en) Method of customizing integrated circuits by selective secondary deposition of interconnect material
JPH11773A (ja) レーザ加工装置およびその方法
US20230408930A1 (en) Tool mismatch reduction using aberration map of the tools
JP2683687B2 (ja) 光加工方法
Speidell et al. Low-cost mask for excimer laser projection ablation
Moulic et al. Laser microsurgery and fabrication of integrated circuits
Elliott et al. Materials surface processing with excimer lasers
JPH07240414A (ja) 配線の形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121207

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131210

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141209

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20151207

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20161209

Year of fee payment: 15

EXPY Expiration of term