KR20000044956A - Method for fabricating gate electrode of transistor - Google Patents

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Abstract

PURPOSE: A method for fabricating a gate electrode of a transistor is provided to suppress a shift phenomenon of a threshold voltage owing to a nitrogen segregation by lowering an electric negative degree of a plasma at a gate etching. CONSTITUTION: A method for fabricating a gate electrode of a transistor comprises forming a gate oxide film(12), a conductive layer(13) for a gate electrode and an anti-reflective coating(14) on a semiconductor substrate(11). A first nitrogen distribution region is formed at an upper portion of the conductive layer(13) by using an ion implantation process. An annealing is performed so that a second nitrogen distribution region(15B) is formed around the gate oxide film(12). The gate oxide film(12), the nitrogen distribution region(15B), the conductive layer(13) and the anti-reflective coating(14) are patterned so as to form a gate electrode(130), and a rinsing process is performed by using a de-ionized water.

Description

트랜지스터의 게이트 전극 형성 방법How to form a gate electrode of a transistor

본 발명은 반도체 소자의 제조 공정중 트랜지스터의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트를 구성하는 층들을 증착한 후 질소 이온 주입 공정 및 열처리 공정을 도입하고, 게이트 식각시 플라즈마의 전기음성도를 낮춤으로써, 질소 분정(nitrogen segregation)에 의하여 문턱전압의 시프트(shift) 현상을 억제하고, 게이트 산화막내의 트랩 사이트(trap site)를 제거하며, 기판의 누설전류를 감소시킬 뿐만 아니라, 플라즈마에 의한 게이트 챠징 손상(charging damage)을 줄일 수 있어, 소자의 신뢰성을 향상시킬 수 있는 트랜지스터의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a transistor during a semiconductor device manufacturing process. In particular, the present invention relates to a method of forming a gate electrode, and to introducing a nitrogen ion implantation process and a heat treatment process after depositing layers constituting the gate. By suppressing the shift of the threshold voltage by removing nitrogen segregation, eliminating trap sites in the gate oxide film, reducing the leakage current of the substrate, as well as gate charging by plasma The present invention relates to a method of forming a gate electrode of a transistor capable of reducing charging damage and improving device reliability.

일반적으로, 반도체 소자의 제조 공정중 트랜지스터의 게이트 전극 형성 방법은 반도체 기판 상에 게이트 산화막, 게이트 전극용 도전층, 반사방지막을 순차적으로 형성한 후, 베이스 가스 케미스트리(base gas chemistry)를 사용하여 포토레지스트 패턴을 식각 마스크로한 게이트 식각 공정으로 게이트 전극을 패터닝하고, 이후 포토레지스트 패턴을 제거하여 게이트 전극을 완성시켰다.In general, a method of forming a gate electrode of a transistor during a semiconductor device manufacturing process is performed by sequentially forming a gate oxide film, a gate electrode conductive layer, and an antireflection film on a semiconductor substrate, and then using a base gas chemistry. The gate electrode was patterned by a gate etching process using the resist pattern as an etching mask, and then the photoresist pattern was removed to complete the gate electrode.

게이트 전극용 도전층으로는 주로 폴리실리콘이 널리 사용되며, 기타 금속을 사용할 수도 있다. 폴리실리콘으로 게이트 전극용 도전층을 형성할 경우 베이스 가스 케미스트리는 Cl2계 가스를 사용한다.Polysilicon is mainly used as the conductive layer for the gate electrode, and other metals may be used. When the conductive layer for the gate electrode is formed of polysilicon, the base gas chemistry uses a Cl 2 -based gas.

플라즈마를 이용한 게이트 식각 공정 시에 플라즈마의 전기음성도가 높고 플라즈마의 불균일성(non-uniformity)으로 인하여 게이트 챠징(gate charging)이나 패턴 손상(pattern damage)과 문턱전압 변화(threshold voltage shift)가 유발되며, 게이트 전극에 전압 인가시 기판에 누설전류가 발생하는 등의 문제가 발생하였고, 또한 접합부(junction)에 전압 인가시 핫 캐리어(hot carrier)가 게이트 산화막으로 소멸(gate oxide wear-out)을 일으키는 문제가 발생한다.In the gate etching process using plasma, the electronegativity of the plasma is high and the non-uniformity of the plasma causes gate charging, pattern damage, and threshold voltage shift. , A leakage current occurs in the substrate when a voltage is applied to the gate electrode, and a hot carrier causes gate oxide wear-out to the gate oxide layer when the voltage is applied to the junction. A problem arises.

따라서, 본 발명은 게이트를 구성하는 층들을 증착한 후 질소 이온 주입 공정 및 열처리 공정을 도입하고, 게이트 식각시 플라즈마의 전기음성도를 낮춤으로써, 질소 분정(nitrogen segregation)에 의하여 문턱전압의 시프트(shift) 현상을 억제하고, 게이트 산화막내의 트랩 사이트(trap site)를 제거하며, 기판의 누설전류를 감소시킬 뿐만 아니라, 플라즈마에 의한 게이트 챠징 손상(charging damage)을 줄일 수 있어, 소자의 신뢰성을 향상시킬 수 있는 트랜지스터의 게이트 전극 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention introduces a nitrogen ion implantation process and a heat treatment process after depositing the layers constituting the gate, and lowers the electronegativity of the plasma during gate etching, thereby shifting the threshold voltage by nitrogen segregation. Suppresses shift phenomenon, eliminates trap sites in the gate oxide film, reduces leakage current of the substrate, and reduces gate charging damage caused by plasma, thereby improving device reliability. It is an object of the present invention to provide a method for forming a gate electrode of a transistor.

이러한 목적을 달성하기 위한 본 발명의 트랜지스터의 게이트 전극 형성 방법은 반도체 기판 상에 게이트 산화막, 게이트 전극용 도전층 및 반사방지막을 순차적으로 형성하는 단계; 질소 이온 주입 공정을 실시하여 상기 게이트 전극용 도전층의 상층부에 제 1 질소 분포 영역을 형성하는 단계; 열처리 공정을 실시하여 상기 제 1 질소 분포 영역의 질소가 상기 게이트 산화막으로 석출되도록 하여 상기 게이트 산화막 주변에 제 2 질소 분포 영역을 형성하는 단계; 및 상기 반사방지막 상에 포토레지스트 패턴을 형성하고, 베이스 가스 케미스트리에 전기양성도가 높은 가스를 플라즈마 캐리어 가스로 사용한 게이트 식각 공정으로 게이트 전극을 패터닝한 후, 이온이 제거된 순수로 표면 세정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of forming a gate electrode of a transistor of the present invention for achieving the above object comprises the steps of sequentially forming a gate oxide film, a gate electrode conductive layer and an antireflection film on a semiconductor substrate; Performing a nitrogen ion implantation process to form a first nitrogen distribution region on an upper layer of the conductive layer for the gate electrode; Performing a heat treatment process to deposit nitrogen in the first nitrogen distribution region into the gate oxide film to form a second nitrogen distribution region around the gate oxide film; And forming a photoresist pattern on the anti-reflection film, patterning the gate electrode using a gate etching process using a highly electropositive gas as a plasma carrier gas in the base gas chemistry, and then performing surface cleaning with pure water from which ions have been removed. Characterized in that it comprises a step.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of a device for explaining a gate electrode forming method of a transistor according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 반도체 기판 12: 게이트 산화막11: semiconductor substrate 12: gate oxide film

13: 게이트 전극용 도전층 14: 반사방지막13: conductive layer for gate electrode 14: antireflection film

15A: 제 1 질소 분포 영역 15B: 제 2 질소 분포 영역15A: first nitrogen distribution region 15B: second nitrogen distribution region

16: 포토레지스트 패턴 130: 게이트 전극16: photoresist pattern 130: gate electrode

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a method of forming a gate electrode of a transistor according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(12), 게이트 전극용 도전층(13) 및 반사방지막(14)을 순차적으로 형성한다.Referring to FIG. 1A, a gate oxide film 12, a gate electrode conductive layer 13, and an antireflection film 14 are sequentially formed on a semiconductor substrate 11.

상기에서, 게이트 전극용 도전층(13)은 주로 폴리실리콘이 널리 사용되며, 기타 금속을 사용할 수도 있다.In the above, polysilicon is mainly used as the conductive layer 13 for the gate electrode, and other metals may be used.

도 1b를 참조하면, 질소 이온 주입 공정을 실시하여 게이트 전극용 도전층(13)의 상층부에 제 1 질소 분포 영역(15A)을 형성한다.Referring to FIG. 1B, a nitrogen ion implantation process is performed to form the first nitrogen distribution region 15A on the upper layer of the conductive layer 13 for the gate electrode.

상기에서, 질소 이온 주입 공정은 10 ∼ 30KeV 의 주입 에너지와, 2.0 ∼ 5.0 × 1015/cm 의 도우즈와, 0 ∼ 5。 의 각도로 질소를 주입한다.In the above, the nitrogen ion implantation step injects nitrogen at an implantation energy of 10 to 30 KeV, a dose of 2.0 to 5.0 x 10 15 / cm, and an angle of 0 to 5 degrees.

도 1c를 참조하면, 열처리 공정을 실시하여 제 1 질소 분포 영역(15A)의 질소가 게이트 산화막(12)으로 석출되도록 하여 게이트 산화막(12) 주변에 제 2 질소 분포 영역(15B)을 형성한다.Referring to FIG. 1C, a heat treatment process is performed to allow nitrogen in the first nitrogen distribution region 15A to precipitate into the gate oxide film 12, thereby forming a second nitrogen distribution region 15B around the gate oxide film 12.

상기에서, 열처리 공정은 700 ∼ 900℃ 의 온도에서 15 ∼ 25분 정도 실시한다. 게이트 전극용 도전층(13) 내의 질소와 게이트 산화막(12) 주변에 석출되는 질소는 트랩 사이트(trap site)를 제거하고, 문턱전압을 조절하게 된다. 특히 게이트 산화막(12) 주변의 석출 질소는 핫 캐리어 영향을 억제하고, 기판으로의 누설 전류를 감소시킨다.In the above, the heat treatment step is performed at a temperature of 700 to 900 ° C for about 15 to 25 minutes. Nitrogen in the gate electrode conductive layer 13 and nitrogen precipitated around the gate oxide film 12 remove trap sites and adjust threshold voltages. In particular, the deposited nitrogen around the gate oxide film 12 suppresses the influence of hot carriers and reduces the leakage current to the substrate.

도 1d를 참조하면, 반사방지막(14) 상에 포토레지스트 패턴(16)을 형성하고, 베이스 가스 케미스트리(base gas chemistry)에 N2, He, Ar, Xe, H2와 같은 전기양성도가 높은 가스를 플라즈마 캐리어 가스(plasma carrier gas)로 사용하여 포토레지스트 패턴(16)을 식각 마스크로한 게이트 식각 공정으로 게이트 전극(130)을 패터닝한다.Referring to FIG. 1D, the photoresist pattern 16 is formed on the antireflection film 14, and the base gas chemistry has high electrical quantities such as N 2 , He, Ar, Xe, and H 2 . The gate electrode 130 is patterned by a gate etching process using the photoresist pattern 16 as an etching mask using a gas as a plasma carrier gas.

상기에서, 폴리실리콘으로 게이트 전극용 도전층(13)을 형성할 경우 베이스 가스 케미스트리는 Cl2계 가스를 사용한다. 전기양성도가 높은 가스를 플라즈마 캐리어 가스로 사용하므로써, 플라즈마 균일성(plasma uniformity)이 개선되어 게이트 챠징 손상(gate charging damage)이 줄어든다.In the above, when the conductive layer 13 for the gate electrode is formed of polysilicon, the base gas chemistry uses a Cl 2 -based gas. By using a highly electropositive gas as the plasma carrier gas, the plasma uniformity is improved and the gate charging damage is reduced.

도 1e를 참조하면, 게이트 식각 공정 후 포토레지스트 패턴(16) 제거 전에 이온이 제거된 순수(de-ionized water)로 표면 세정을 실시한다. 이후, 포토레지스트 패턴(16)을 제거(strip)하여 게이트 전극(130)을 완성시키는데, 포토레지스트 패턴(16) 제거 전에 이온이 제거된 순수로 표면 세정을 실시하므로써, 게이트 전극(130)에 잔류할 수 있는 챠지(charge)가 제거되어 포토레지스트 패턴(16)의 제거 능력(strip ability) 향상 및 게이트 챠징 손상(gate charging damage)을 개선시킨다.Referring to FIG. 1E, the surface is cleaned with de-ionized water after the gate etching process and before the photoresist pattern 16 is removed. Thereafter, the photoresist pattern 16 is stripped to complete the gate electrode 130. The surface of the gate electrode 130 remains on the gate electrode 130 by performing surface cleaning with pure water from which ions have been removed before removing the photoresist pattern 16. Possible charges are removed to improve strip ability and gate charging damage of the photoresist pattern 16.

상기한 본 발명의 실시예는 게이트 전극용 도전층에 질소 이온을 주입한 후, 열처리 공정으로 게이트 산화막 주변에 질소 분포 영역을 형성하고, 베이스 가스 케미스트리에 전기양성도가 높은 가스를 플라즈마 캐리어 가스로 사용하여 게이트 식각 공정으로 게이트 전극을 패터닝하고, 포토레지스트 패턴 제거 전에 이온이 제거된 순수로 표면 세정을 실시하여 게이트 전극을 완성시키는 기술이다.In the above-described embodiment of the present invention, after the nitrogen ion is injected into the conductive layer for the gate electrode, a nitrogen distribution region is formed around the gate oxide film by a heat treatment process, and a gas having high electrical positivity in the base gas chemistry is converted into a plasma carrier gas. The gate electrode is patterned using a gate etching process, and surface cleaning is performed with pure water from which ions are removed before the photoresist pattern is removed, thereby completing the gate electrode.

상술한 바와 같이, 본 발명은 질소 분정에 의하여 문턱전압 변화를 억제하고, 게이트 산화막내의 트랩 사이트를 제거하며, 기판의 누설전류를 감소시킬 뿐만 아니라, 게이트 식각시 플라즈마의 전기음성도를 낮추어 게이트 챠징 손상을 줄일 수 있어, 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention suppresses the threshold voltage change by the nitrogen fraction, removes the trap site in the gate oxide film, reduces the leakage current of the substrate, and lowers the electronegativity of the plasma during gate etching, thereby charging the gate. Damage can be reduced and the reliability of the device can be improved.

Claims (5)

반도체 기판 상에 게이트 산화막, 게이트 전극용 도전층 및 반사방지막을 순차적으로 형성하는 단계;Sequentially forming a gate oxide film, a conductive layer for the gate electrode, and an antireflection film on the semiconductor substrate; 질소 이온 주입 공정을 실시하여 상기 게이트 전극용 도전층의 상층부에 제 1 질소 분포 영역을 형성하는 단계;Performing a nitrogen ion implantation process to form a first nitrogen distribution region on an upper layer of the conductive layer for the gate electrode; 열처리 공정을 실시하여 상기 제 1 질소 분포 영역의 질소가 상기 게이트 산화막으로 석출되도록 하여 상기 게이트 산화막 주변에 제 2 질소 분포 영역을 형성하는 단계; 및Performing a heat treatment process to deposit nitrogen in the first nitrogen distribution region into the gate oxide film to form a second nitrogen distribution region around the gate oxide film; And 상기 반사방지막 상에 포토레지스트 패턴을 형성하고, 베이스 가스 케미스트리에 전기양성도가 높은 가스를 플라즈마 캐리어 가스로 사용한 게이트 식각 공정으로 게이트 전극을 패터닝한 후, 이온이 제거된 순수로 표면 세정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.Forming a photoresist pattern on the anti-reflection film, patterning the gate electrode using a gate etching process using a gas having high electrical positivity as the plasma carrier gas in the base gas chemistry, and then performing surface cleaning with pure water from which ions have been removed. A method of forming a gate electrode of a transistor, comprising the steps of. 제 1 항에 있어서,The method of claim 1, 상기 질소 이온 주입 공정은 10 ∼ 30KeV 의 주입 에너지와, 2.0 ∼ 5.0 × 1015/cm 의 도우즈와, 0 ∼ 5。 의 각도로 질소를 주입하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.The said nitrogen ion implantation process inject | pours nitrogen at the implantation energy of 10-30 KeV, the dose of 2.0-5.0 * 10 <15> / cm, and an angle of 0-5 degrees, The gate electrode formation method of the transistor characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 열처리 공정은 700 ∼ 900℃ 의 온도에서 15 ∼ 25분간 실시하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.The said heat treatment process is performed for 15 to 25 minutes at the temperature of 700-900 degreeC, The gate electrode formation method of the transistor characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 베이스 가스 케미스트리는 상기 게이트 전극용 도전층이 폴리실리콘으로 형성될 경우 Cl2계 가스인 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.And wherein the base gas chemistry is a Cl 2 -based gas when the gate electrode conductive layer is formed of polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마 캐리어 가스는 N2, He, Ar, Xe, H2중 적어도 어느 하나를 사용하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.And the plasma carrier gas uses at least one of N 2 , He, Ar, Xe, and H 2 .
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