KR100461791B1 - Method of fabricating semiconductor devices - Google Patents
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Abstract
본 발명은 플랫롬을 구현하는데 있어서 게이트 실리콘과 활성영역에 실리사이드를 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device for forming silicide in the gate silicon and the active region in implementing the platform.
반도체 기판 위에 필드 산화막과 P-형 웰을 형성한 후 이온주입에 의해 전도층을 형성하고, 고농도로 이온주입된 영역에 BN 산화막을 형성하며, 플랫롬 영역에서는 워드라인으로 사용되고 주변 구동회로에서는 게이트로 사용할 폴리실리콘을 전면에 증착한다. 플랫롬 영역은 보호되도록 하고 주변회로의 전영역은 오픈되게 하는 마스크를 형성하고, 상기 반도체 기판 전면에 티타늄을 증착하고 제 1 열공정을 진행하고 나서 폴리실리콘과 반응하고 남은 여분의 티타늄을 제거하며, 다시 제 2 열공정을 거치면서 상기 셀의 액티브, 주변회로 활성영역, 그리고 폴리실리콘위에 실리사이드막을 형성한다. 그리고, 금속배선전 산화막(PMD)을 형성하고 컨택홀을 형성하여 금속배선을 형성하는 공정이 진행된다.After forming a field oxide film and a P-type well on a semiconductor substrate, a conductive layer is formed by ion implantation, and a BN oxide film is formed in a high concentration ion implanted region, used as a word line in a flat ROM region, and used as a gate in a peripheral driving circuit. Polysilicon is deposited on the front surface to be used. Forming a mask that protects the flat ROM area and opens the entire area of the peripheral circuit, deposits titanium on the entire surface of the semiconductor substrate, proceeds with the first thermal process, and reacts with polysilicon to remove excess titanium. In the second thermal process, a silicide layer is formed on the active, peripheral circuit active region, and polysilicon of the cell. In addition, a process of forming a metal wiring by forming an oxide film PMD before forming a metal wiring and forming a contact hole is performed.
BN 전도층간의 브리지를 막아 플랫롬 소자에 샐리사이드 공정을 적용함으로써 주변 구동회로 및 데이터 처리 회로의 성능을 향상시키고, 롬의 속도를 결정하는 셀의 성능을 향상시켜 롬의 데이터 전송속도를 빠르게 하는 효과가 있다.By applying the salicide process to the flat-rom device by blocking the bridge between the BN conductive layers, it improves the performance of the peripheral driving circuit and the data processing circuit, and improves the performance of the cell that determines the speed of the ROM, thereby increasing the data transfer speed of the ROM. It works.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 플랫롬을 구현하는데 있어서 게이트 실리콘과 활성영역에 실리사이드를 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for forming silicide in a gate silicon and an active region in implementing a platform.
일반적으로 트랜지스터의 집속화를 구현함에 있어서 특히 중요한 것은 전류의 공급을 원활히 하고 누설전류를 방지하는 것이다. 또한, 이에 못지않게 고려해야 할 것은 게이트와 액티브(Active) 영역의 저항 뿐만아니라 컨택(Contact) 저항 등을 낮추는 것이다. 그래서 게이트와 액티브 영역의 저항을 낮추기 위해 실리사이드(Silicide)를 게이트 위와 액티브 표면에 형성하는 기술을 도입하게 되었다.In general, particularly important in realizing the convergence of the transistor is to facilitate the supply of current and to prevent leakage current. In addition, the same consideration should be given to lowering the contact resistance as well as the resistance of the gate and the active region. Therefore, in order to lower the resistance of the gate and the active region, a technology of forming silicide on the gate and the active surface was introduced.
이로 인해 N-형 활성영역은 80Ω/□에서 3Ω/□로 낮추고 P-형 활성영역은 110Ω/□에서 3Ω/□로 낮추고, N,P-형 게이트 저항은 5~8Ω/□로 낮출 수 있게 되었다. 이로 인해 트랜지스터의 성능향상을 이루었다. 그러나, 이러한 목적으로 플랫롬에 샐리사이드(Salicide) 공정을 적용하는 데는 아래에 기술하는 바와 같은 문제가 있다.As a result, the N-type active region can be lowered from 80Ω / □ to 3Ω / □, the P-type active region can be lowered from 110Ω / □ to 3Ω / □, and the N, P-type gate resistance can be lowered to 5 ~ 8Ω / □. It became. This improved the performance of the transistor. However, there is a problem as described below in applying the Salicide process to the platform for this purpose.
여기서 종래의 이온주입 방법에 의해 코딩하는 것을 첨부된 도면을 참조하여 설명한다.Here, coding by the conventional ion implantation method will be described with reference to the accompanying drawings.
도 1을 참조하면, 반도체 기판(10) 위에 필드 산화막을 형성하는 일련의 공정을 수행하고, 마스크를 사용하여 붕소 이온을 주입하여 P-형 웰(12)을 형성한다. 그후 BN 전도층 형성을 위한 마스크 공정을 시행하고, N+ 영역을 형성하기 위한 이온주입을 실시하여 전도층(14)을 형성한다.Referring to FIG. 1, a series of processes of forming a field oxide film on a semiconductor substrate 10 are performed, and boron ions are implanted using a mask to form a P-type well 12. Thereafter, a mask process for forming a BN conductive layer is performed, and ion implantation for forming an N + region is performed to form the conductive layer 14.
그 후 고농도로 이온주입된 영역의 산화막 성장률이 높은 성질을 이용하여 산화막(16)을 형성한다.Thereafter, the oxide film 16 is formed using a property of high oxide film growth rate in a region implanted at a high concentration.
도 2를 참조하면, 플랫롬 영역에서는 워드라인으로 사용되고 주변 구동회로에서는 게이트로 사용할 폴리실리콘(20)을 전면에 증착하고 마스크와 식각공정을 거치게 된다. 물론 이전 문턱전압(Threshold Voltage)을 맞추기 위한 이온주입의 제반 공정은 주변회로에 행해진다.Referring to FIG. 2, a polysilicon 20 to be used as a word line in a flat ROM region and used as a gate in a peripheral driving circuit is deposited on the entire surface and subjected to a mask and an etching process. Of course, all processes of ion implantation to match the previous threshold voltage are performed in the peripheral circuit.
도 3에는 이러한 공정이 완료된 공정도가 개시되어 있다. 폴리실리콘의 측벽에 산화막 스페이서(26)를 형성한다. 그 후 N,P-형의 주변회로 활성영역(24′)을이온주입에 의해 형성한다.3 shows a process diagram in which such a process is completed. The oxide film spacer 26 is formed on the sidewall of the polysilicon. Thereafter, the N, P-type peripheral circuit active region 24 'is formed by ion implantation.
도 4를 참조하면, 플랫롬 소자에 샐리사이드를 형성한 단면도가 개시되어 있다. 이는 본 발명에서 지적하고자 하는 종래 기술의 문제점이 적절하게 드러난 도면이다.Referring to FIG. 4, a cross-sectional view of forming a salicide in a flat ROM device is disclosed. This is a diagram showing the problems of the prior art to be pointed out in the present invention as appropriate.
이 샐리사이드 공정은 전면에 티타늄을 증착하고 730℃에서 20초간 열공정을 실시하고 나서 실리콘이나 폴리실리콘과 반응하고 남은 여분의 티타늄을 제거하는 세정공정을 실시한다. 이후에 다시 850℃에서 20초간 열공정을 거치면서 셀의 액티브(18), 주변회로 활성영역(24′), 그리고 폴리실리콘(20) 위에 실리사이드막(24)이 형성된다.The salicide process involves depositing titanium on the entire surface and performing a thermal process at 730 ° C for 20 seconds, followed by a cleaning process to remove excess titanium after reacting with silicon or polysilicon. Subsequently, the silicide layer 24 is formed on the active 18, the peripheral circuit active region 24 ′, and the polysilicon 20 of the cell through the thermal process at 850 ° C. for 20 seconds.
도 5를 참조하면, 도 4의 셀의 액티브(18)의 구조를 확대한 도면인데, BN 전도층(14)간의 실리사이드에 의한 브리지를 나타낸 것으로서, 화살표는 누설전류의 경로를 타나낸다.Referring to FIG. 5, an enlarged view of the structure of the active 18 of the cell of FIG. 4 shows a bridge by silicide between the BN conductive layers 14, and an arrow indicates a path of leakage current.
도 6을 참조하면, 이는 도 5의 정면을 도시한 것으로, BN 전도층(14)의 확산 영역 위에 실리사이드가 형성되어 브리지가 발생된 것을 나타낸다. 그리고, 이후 금속배선 전 산화막(PMD)을 형성하고 컨택홀을 형성하며 금속배선을 이루게 된다.Referring to FIG. 6, this shows the front side of FIG. 5, showing that silicide is formed on the diffusion region of the BN conductive layer 14 to generate a bridge. Subsequently, the metal oxide film PMD is formed, contact holes are formed, and metal wiring is formed.
이와 같이 트랜지스터의 성능향상을 이룰 수 있는 샐리사이드 공정을 플랫롬 소자가 포함되어 있는 제품에는 적용할 수 없는 문제점이 있었다.As described above, there is a problem in that a salicide process capable of improving the performance of a transistor cannot be applied to a product including a flat ROM device.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 비트라인인 BN 전도층을 형성하고 산화막 스페이서를 형성한 뒤 샐리사이드 공정을 진행하기 전에 산화막을 선택적으로 증착하고, 마스크 공정의 마스크보다 큰 마스크를 사용하여 샐리사이드 형성 공정시 BN 전도층의 끝부분에 실리사이드가 형성되지 않도록 하기 위한 반도체 소자의 제조 방법을 제공하는 것이다.An object of the present invention to solve this problem is to form a BN conductive layer, which is a bit line, form an oxide spacer, selectively deposit an oxide layer before proceeding to the salicide process, and apply a mask larger than the mask of the mask process. To provide a method for manufacturing a semiconductor device to prevent the silicide is formed at the end of the BN conductive layer during the salicide forming process.
본 발명의 다른 목적은, 플랫롬의 워드 라인인 폴리실리콘과, 주변회로의 게이트인 폴리실리콘 및 주변회로의 활성영역에 실리사이드가 형성되도록 하여 반도체 소자의 성능을 향상시키기 위한 반도체 소자의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a semiconductor device for improving the performance of a semiconductor device by allowing the silicide to be formed in the active region of the polysilicon, the word line of the flat ROM, the polysilicon, the gate of the peripheral circuit and the peripheral circuit. To provide.
도 1은 반도체 기판위에 전도영역과 산화막이 형성된 상태를 보여주는 도면이다.1 illustrates a state in which a conductive region and an oxide film are formed on a semiconductor substrate.
도 2는 롬영역과 주변회로 영역에 식각공정이 진행된 후의 상태를 보여주는 도면이다.2 is a view illustrating a state after an etching process is performed in a ROM region and a peripheral circuit region.
도 3은 스페이서와 활성영역이 형성된 상태를 보여주는 도면이다.3 is a view illustrating a state in which a spacer and an active region are formed.
도 4는 종래의 플랫롬 소자에 샐리사이드를 형성한 상태를 보여주는 공정도이다.4 is a process chart showing a state in which a salicide is formed in a conventional flat ROM device.
도 5는 도 4의 액티브 구조를 확대하여 보여주는 도면이다.5 is an enlarged view of the active structure of FIG. 4.
도 6은 종래의 BN 전도층의 확산영역 위에 실리사이드가 형성되어 브리지가 발생된 것을 보여주는 도면이다.FIG. 6 is a view showing that a silicide is formed on a diffusion region of a conventional BN conductive layer to generate a bridge.
도 7은 본 발명의 도 3 이후의 공정으로서, 산화막이 형성된 상태를 보여주는 공정 단면도이다.7 is a cross-sectional view illustrating a state in which an oxide film is formed as a process after FIG. 3 according to the present invention.
도 8은 셀의 액티브를 형성하기 위한 감광막이 형성된 상태를 보여주는 공정 단면도이다.8 is a cross-sectional view illustrating a state in which a photosensitive film for forming an active cell is formed.
도 9는 산화막 식각이 이루어지고 스페이서가 형성된 상태를 보여주는 도면이다.9 is a view illustrating a state in which an oxide layer is etched and a spacer is formed.
도 10은 실리사이드막이 형성된 상태를 보여주는 도면이다.10 is a view showing a state in which a silicide film is formed.
도 11은 종래의 도 6과 비교되는 본 발명의 특성을 보여주는 공정 단면도이다.FIG. 11 is a process cross-sectional view showing the characteristics of the present invention compared to FIG. 6 in the related art.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
100 : 반도체 기판 102 : P-형 웰100 semiconductor substrate 102 P-type well
104 : 전도층 106 : BN 산화막104: conductive layer 106: BN oxide film
108 : 액티브 110 : 폴리실리콘108: active 110: polysilicon
112 : 필드옥사이드 114 : 실리사이드막112: field oxide 114: silicide film
116 : 산화막 118 : 포토레지스트막116: oxide film 118: photoresist film
120 : 산화막 스페이서120: oxide film spacer
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판 위에 필드 산화막을 형성하는 단계와, 마스크를 사용하여 붕소 이온을 주입하여 P-형 웰을 형성하는 단계와, N+ 영역을 형성하기 위한 이온주입을 실시하여 전도층을 형성하는 단계와, 고농도로 이온주입된 영역의 산화막 성장률이 높은 성질을 이용하여 BN 산화막을 형성하는 단계와, 플랫롬 영역에서는 워드라인으로 사용되고 주변 구동회로에서는 게이트로 사용할 폴리실리콘을 전면에 증착하는 단계와, 플랫롬 영역은 보호되도록 하고 주변회로의 전영역은 오픈되게 하는 마스크를 형성하는 단계와, 상기 반도체 기판 전면에 티타늄을 증착하고 제 1 열공정을 진행하고 나서 폴리실리콘과 반응하고 남은 여분의 티타늄을 제거하는 단계와, 다시 제 2 열공정을 거치면서 상기 셀의 액티브, 주변회로 활성영역, 그리고 폴리실리콘위에 실리사이드막을 형성하는 단계; 그리고, 금속배선전 산화막(PMD)을 형성하고 컨택홀을 형성하여 금속배선을 형성하는 공정이 진행되는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a field oxide film on a semiconductor substrate, implanting boron ions using a mask to form a P-type well, and the N + region Forming a conductive layer by implanting ions to form a layer, forming a BN oxide layer using a high oxide film growth rate in a region where ion concentration is high, and using a word line in a flat region and a peripheral driving circuit In the step of depositing a polysilicon to be used as a gate to the front surface, to form a mask to protect the flat region and open the entire area of the peripheral circuit, depositing titanium on the front surface of the semiconductor substrate and the first thermal process After reacting with polysilicon to remove excess titanium, and then undergoing the second thermal process Forming a silicide layer on the active, peripheral circuit active region, and polysilicon of the cell; And forming a metal wiring before forming the metal oxide film (PMD) and forming a contact hole.
본 발명의 바람직한 예에 의해 상기 BN 산화막은 PECVD, LPCVD 중 어느 하나의 방법에 의해 형성될 수 있다.According to a preferred embodiment of the present invention, the BN oxide film may be formed by any one of PECVD and LPCVD.
상기 마스크는 X축 방향으로는 상기 BN 전도층보다 0.05㎛ 더 크고, Y 방향으로는 산화막 스페이서의 중간에 위치되도록 하는 것이 바람직하다.The mask is preferably 0.05 μm larger than the BN conductive layer in the X-axis direction and positioned in the middle of the oxide spacer in the Y-direction.
그리고, 상기 마스크는 상기 BN 전도층과 셀의 액티브가 만나는 영역의 끝부분 위에 산화막의 일부가 있게 되고, 워드 라인에 해당하는 폴리실리콘의 윗부분은 드러나면서 옆에 붙여 있는 산화막 스페이서의 반정도까지 산화막이 덮도록 하는 것이 바람직하다.In addition, the mask has a portion of the oxide film on the end of the region where the BN conductive layer and the active of the cell meet, the upper portion of the polysilicon corresponding to the word line is exposed to the oxide film to about half of the oxide spacer attached to the side It is preferable to cover this.
또한, 상기 제 1 열공정은 650 내지 750℃에서 20초간 진행되고, 상기 제 2 열공정은 800 내지 900℃에서 20초간 진행되는 것이 바람직하다.In addition, the first thermal process is performed for 20 seconds at 650 to 750 ℃, the second thermal process is preferably carried out for 20 seconds at 800 to 900 ℃.
이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.Hereinafter, an embodiment of the present invention will be described in more detail with reference to the accompanying drawings. The embodiments of the present invention described below are merely for illustrating the technical idea of the present invention by way of example, it should not be understood that the scope of the present invention is limited thereto. Various modifications, changes and variations are possible in the following examples which will be apparent to those of ordinary skill in the art.
본 발명의 반도체 소자의 제조 방법에 대한 구체적인 실시예는 도 7 내지 도 11을 참조하여 설명하는데, 도 1 내지 도 3의 공정을 수행한 후 도 7의 공정을 수행하게 된다.A detailed embodiment of the method of manufacturing a semiconductor device of the present invention will be described with reference to FIGS. 7 to 11, after performing the process of FIGS. 1 to 3.
도 7을 참조하면, 본 발명의 실시예의 특징적인 공정을 나타내는 도면으로서, 도 3까지의 공정을 수행한 후에, 반도체 기판(100) 전면에 산화막(116)이 100Å 정도 증착된다.Referring to FIG. 7, a diagram showing a characteristic process of an embodiment of the present invention is performed. After the process up to FIG. 3 is performed, an oxide film 116 is deposited on the entire surface of the semiconductor substrate 100 by about 100 kV.
즉, 반도체 기판(100) 위에 필드 산화막을 형성하는 일련의 공정을 수행하고, 마스크를 사용하여 붕소 이온을 주입하여 P-형 웰(102)을 형성한다. 그후 BN 전도층 형성을 위한 마스크 공정을 시행하고, N+ 영역을 형성하기 위한 이온주입을 실시하여 전도층(104)을 형성한다. 그 후 고농도로 이온주입된 영역의 산화막 성장률이 높은 성질을 이용하여 BN 산화막(106)을 형성한다. 이때 BN 산화막(106)의 증착 방법은 PECVD, LPCVD 모두 가능하다.That is, a series of processes for forming a field oxide film on the semiconductor substrate 100 are performed, and boron ions are implanted using a mask to form the P-type well 102. Thereafter, a mask process for forming a BN conductive layer is performed, and ion implantation for forming an N + region is performed to form the conductive layer 104. Thereafter, the BN oxide film 106 is formed using a property of high oxide film growth rate in a region implanted at a high concentration. At this time, the deposition method of the BN oxide film 106 may be both PECVD and LPCVD.
다음으로, 플랫롬 영역에서는 워드라인으로 사용되고 주변 구동회로에서는 게이트로 사용할 폴리실리콘을 전면에 증착하고 마스크와 식각공정을 거치게 된다.Next, polysilicon to be used as a word line in the flat ROM region and as a gate in a peripheral driving circuit is deposited on the entire surface and subjected to a mask and an etching process.
그리고, 도 8을 참조하면, 플랫롬 영역에서는 BN 전도층을 형성하기 위한 마스크 보다 도 9의 X방향으로는 0.05㎛ 더 크고, Y 방향으로는 산화막 스페이서(120)의 중간에 오게 하고, 주변회로의 전영역은 오픈되게 하는 마스크로 마스크 공정을 이룬다.Referring to FIG. 8, in the flat region, the thickness is 0.05 μm larger in the X direction in the X direction than in the mask for forming the BN conductive layer, and in the middle of the oxide spacer 120 in the Y direction. The entire area of the mask is masked with an open mask.
도 9는 도 8의 식각 공정을 이룬 도면이다. 이로 인해 BN 전도층(104)과 셀의 액티브(108)가 만나는 영역의 끝부분 위에 산화막(116)의 일부가 있게 되고, 워드 라인에 해당하는 폴리실리콘(110)의 윗부분은 드러나면서 옆에 붙여 있는 산화막 스페이서(120)의 반정도까지 산화막(116)이 덮게 된다.9 is a view illustrating the etching process of FIG. 8. As a result, a portion of the oxide layer 116 is formed at the end of the region where the BN conductive layer 104 and the active 108 of the cell meet, and the top portion of the polysilicon 110 corresponding to the word line is exposed and attached to the side. The oxide film 116 is covered to about half of the oxide spacer 120.
이러한 상태의 반도체 기판(100) 전면에 티타늄을 증착하고 730℃에서 20초간 열공정을 진행하고 나서 폴리실리콘(110)과 반응하고 남은 여분의 티타늄을 제거하는 세정공정을 실시한다.After depositing titanium on the entire surface of the semiconductor substrate 100 in such a state and performing a thermal process at 730 ° C. for 20 seconds, a cleaning process is performed to remove excess titanium after reacting with the polysilicon 110.
도 10을 참조하면, 이후에 다시 850℃에서 20초간 열공정을 거치면서 셀의 액티브(108), 주변회로 활성영역, 그리고 폴리실리콘(110)위에 실리사이드막(114)이 형성된다. 그러나, 종래의 도 4와는 달리 BN 전도층(104)과 셀의 액티브(108)가 만나는 영역에 산화막(116)이 있기 때문에 도 5와 같은 브리지는 발생되지 않게 된다.Referring to FIG. 10, the silicide layer 114 is formed on the active layer 108, the peripheral circuit active region, and the polysilicon 110 of the cell through a thermal process at 850 ° C. for 20 seconds. However, unlike the conventional FIG. 4, since the oxide film 116 is located at a region where the BN conductive layer 104 and the active 108 of the cell meet, a bridge as shown in FIG. 5 is not generated.
즉, 도 11을 참조하면, 종래의 도 6과 비교하여 볼 때 종래의 브리지가 발생되지 않으면서 그에 비교되는 본 발명의 특징적인 구조가 도시되어 있음을 알 수 있다.That is, referring to FIG. 11, it can be seen that the characteristic structure of the present invention is shown in comparison with FIG. 6 without the conventional bridge being generated.
이로 인해 주변회로의 성능이 향상되고, 워드라인의 저항도 낮추어 롬의 속도를 높일 수 있게 된다. 즉, 소자의 전체적인 성능을 향상시킬 수 있는 샐리사이드 공정을 적용한 플랫롬을 구현할 수 있게 된다.This improves the performance of the peripheral circuitry and lowers the resistance of the word line, thus increasing the speed of the ROM. In other words, it is possible to implement a platform using a salicide process that can improve the overall performance of the device.
이후 금속배선전 산화막(PMD)을 형성하고 컨택홀을 형성하여 금속배선을 형성하는 공정이 진행되는데, 그에 대한 구체적인 설명은 이미 알려져 있는 일반적인 금속배선 공정이 적용되므로 생략하기로 한다.Thereafter, a process of forming a metal oxide film (PMD) before forming a metal wiring and forming a contact hole is performed, and a detailed description thereof will be omitted since a general metal wiring process is known.
따라서, 본 발명에 의하면, 종래의 플랫롬은 그 공정과 구조적인 특성상 샐리사이드를 로직 소자에 동일하게 적용할 수 없었으나, BN 전도층간의 브리지를 막아 플랫롬 소자에 샐리사이드 공정을 적용함으로써 주변 구동회로 및 데이터 처리 회로의 성능을 향상시키고, 워드라인에 해당되는 폴리실리콘의 저항을 낮추어서 실제 롬의 속도를 결정하는 셀의 성능을 향상시켜 롬의 데이터 전송속도를 빠르게 하는 효과가 있다.Therefore, according to the present invention, in the conventional platform, the salicide cannot be equally applied to the logic device due to its process and structural characteristics. However, by applying the salicide process to the platform device by blocking the bridge between the BN conductive layers, The performance of the driving circuit and the data processing circuit is improved, and the performance of the cell that determines the actual ROM speed by lowering the resistance of the polysilicon corresponding to the word line has the effect of increasing the data transfer speed of the ROM.
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Citations (5)
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2002
- 2002-04-29 KR KR10-2002-0023503A patent/KR100461791B1/en active IP Right Grant
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