KR20070032854A - Method for fabricating transistor in semiconductor device - Google Patents

Method for fabricating transistor in semiconductor device Download PDF

Info

Publication number
KR20070032854A
KR20070032854A KR1020050087207A KR20050087207A KR20070032854A KR 20070032854 A KR20070032854 A KR 20070032854A KR 1020050087207 A KR1020050087207 A KR 1020050087207A KR 20050087207 A KR20050087207 A KR 20050087207A KR 20070032854 A KR20070032854 A KR 20070032854A
Authority
KR
South Korea
Prior art keywords
film
pattern
peripheral circuit
mask
forming
Prior art date
Application number
KR1020050087207A
Other languages
Korean (ko)
Other versions
KR101129021B1 (en
Inventor
박동수
조호진
김해원
장준수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050087207A priority Critical patent/KR101129021B1/en
Publication of KR20070032854A publication Critical patent/KR20070032854A/en
Application granted granted Critical
Publication of KR101129021B1 publication Critical patent/KR101129021B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

A method for forming a transistor in a semiconductor device is provided to prevent damage of a border region of a cell region and a peripheral circuit region by depositing a spacer oxide layer after forming a dielectric including a low-k material on a gate pattern. A gate pattern(340) is formed on a semiconductor substrate(300) that is divided into a cell region(A) and a peripheral circuit region(B). A first dielectric(350) is formed on the whole surface of the semiconductor substrate including the gate pattern. A buffer layer(360) is formed on the gate pattern. The buffer layer has a low dielectric constant having an etching rate faster than that of an oxide layer. A first mask layer pattern is formed to open the peripheral circuit region. The buffer layer in the peripheral circuit region is removed by using the first mask layer pattern as a mask. A second dielectric(380) is formed on the whole surface of the semiconductor substrate. A second mask layer pattern(390) is formed to open the peripheral circuit region. Etch back is performed on a gate stack of the peripheral circuit region by using the second mask layer pattern as a mask to form a first spacer layer(400) and to remove the second mask layer pattern. A third mask layer pattern is formed to open the cell region. The second dielectric and the buffer layer in the cell region are removed by using a photoresist pattern as a mask.

Description

반도체 소자의 트랜지스터 형성방법{Method for fabricating transistor in semiconductor device}Method for fabricating transistor in semiconductor device

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다.1A to 1E are views illustrating a method of forming a transistor of a semiconductor device according to the prior art.

도 2는 종래 기술에 따른 스페이서산화막 증착시 발생하는 문제를 설명하기 위해 나타내보인 사진이다. Figure 2 is a photograph shown to explain a problem that occurs during the deposition of a spacer oxide film according to the prior art.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.3A to 3G are views illustrating a method of forming a transistor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

300 : 반도체 기판 340 : 게이트 스택300: semiconductor substrate 340: gate stack

350 : 제1 절연막 360 : 저유전상수를 갖는 버퍼막350: first insulating film 360: buffer film having a low dielectric constant

380 : 제2 절연막380: second insulating film

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a transistor of a semiconductor device.

일반적으로 모스트랜지스터는 드레인영역의 에지에서 전기장이 강하게 형성될 경우, 핫 캐리어(hot carrier)가 증가하여 트랜지스터의 특성을 열화시키기 때문에 게이트 패턴의 측벽에 절연 물질로 된 게이트 스페이서막을 형성하여 이를 방지한다. 이때, 게이트 스페이서막의 두께에 의해 셀 트랜지스터의 문턱전압 및 주변 회로영역의 문턱전압이 영향을 받는다. 이에 따라 적절한 두께를 가진 문턱전압 조절용 스페이서 절연막을 게이트 패턴의 측벽에 형성하여 문턱전압을 조절한다. In general, when a strong electric field is formed at the edge of the drain region, the MOS transistor prevents this by forming a gate spacer layer made of an insulating material on the sidewall of the gate pattern because hot carriers increase to degrade the transistor characteristics. . At this time, the threshold voltage of the cell transistor and the threshold voltage of the peripheral circuit region are affected by the thickness of the gate spacer layer. Accordingly, a threshold voltage spacer insulating layer having an appropriate thickness is formed on the sidewall of the gate pattern to adjust the threshold voltage.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위해 나타내보인 도면들이다.1A to 1E are views illustrating a method of forming a transistor of a semiconductor device according to the prior art.

먼저 도 1a를 참조하면, 셀 영역(A) 및 주변회로영역(B)이 정의되어 있는 반도체 기판(100) 상에 게이트절연막(110)을 형성하고, 게이트절연막(110) 위에 예를 들어, 도전막과 금속막의 적층구조로 이루어진 게이트전극(120)을 형성한다. 계속해서 게이트전극(120) 위에 하드마스크막(130)을 순차적으로 적층한 후, 이를 감광막패턴(도시하지 않음)을 이용한 사진 및 식각공정을 실시하여 게이트 패턴(140)을 형성한다.Referring first to FIG. 1A, a gate insulating film 110 is formed on a semiconductor substrate 100 in which a cell region A and a peripheral circuit region B are defined, and, for example, a conductive layer is formed on the gate insulating film 110. A gate electrode 120 having a stacked structure of a film and a metal film is formed. Subsequently, the hard mask layer 130 is sequentially stacked on the gate electrode 120, and then the gate pattern 140 is formed by performing a photo and etching process using a photoresist pattern (not shown).

다음에 도 1b를 참조하면, 상기 게이트 패턴(140) 및 반도체 기판(100)전면에 버퍼산화막(150), 스페이서질화막(160) 및 스페이서산화막(170)을 순차적으로 형성한다. 이때, 버퍼산화막(150)은 스페이서질화막(160)과 반도체 기판(100)이 직접 접촉하여 발생하는 스트레스를 방지하기 위한 것이다. 스페이서질화막(160)은 게이트 패턴간 공간이 좁아짐에 따라 스페이서막으로 얇게 증착될 수 있으면서도 우수한 스텝 커버리지(step-coverage)를 가지고 있다. 또한, 스페이서질화막(160) 은 후속 이온주입공정 및 식각공정에 대한 배리어막의 역할을 함으로서 정션 및 트랜지스터의 특성을 개선함과 동시에 후속 자기정렬컨택 공정의 불량 방지등 소자의 특성을 개선할 수 있어 스페이서막 물질로 이용하고 있다. Next, referring to FIG. 1B, a buffer oxide film 150, a spacer nitride film 160, and a spacer oxide film 170 are sequentially formed on the gate pattern 140 and the entire surface of the semiconductor substrate 100. In this case, the buffer oxide film 150 is for preventing stress caused by the direct contact between the spacer nitride film 160 and the semiconductor substrate 100. As the space between the gate patterns becomes narrower, the spacer nitride layer 160 may be thinly deposited with the spacer layer, but has excellent step coverage. In addition, the spacer nitride layer 160 acts as a barrier layer for the subsequent ion implantation process and the etching process, thereby improving the characteristics of the junction and the transistor and at the same time improving the characteristics of the device such as preventing defects in the subsequent self-aligned contact process. It is used as a membrane material.

다음에 도 1c를 참조하면, 셀 영역(A)만을 개방하기 위해 반도체 기판(100)의 주변회로영역(B)만을 제1 감광막패턴(180)으로 차단한 후, 셀 영역(A)의 스페이서산화막(170)을 제거하고, 제1 감광막패턴(180)은 제거한다. Next, referring to FIG. 1C, only the peripheral circuit region B of the semiconductor substrate 100 is blocked by the first photoresist pattern 180 to open only the cell region A, and then the spacer oxide film of the cell region A is removed. 170 is removed, and the first photoresist pattern 180 is removed.

다음에 도 1d를 참조하면, 주변회로지역(B)을 개방하는 제2 감광막패턴(190)을 이용하여 반도체 기판(100)의 주변회로영역(B)만을 개방한 후 스페이서산화막(170), 스페이서질화막(160) 및 버퍼산화막(150)을 순차적으로 식각하여 주변회로영역(B)의 게이트 패턴(140)에 제1 게이트 스페이서(200)를 형성한다. Next, referring to FIG. 1D, only the peripheral circuit region B of the semiconductor substrate 100 is opened using the second photoresist pattern 190 that opens the peripheral circuit region B, and then the spacer oxide film 170 and the spacer are opened. The nitride film 160 and the buffer oxide film 150 are sequentially etched to form the first gate spacer 200 in the gate pattern 140 of the peripheral circuit region B. Referring to FIG.

다음에 도 1e를 참조하면, 셀 영역(A)의 제2 감광막패턴(190)을 제거한 후, 소정의 공정을 거쳐 셀 영역(A)에 제2 게이트 스페이서(210)를 형성한다. Next, referring to FIG. 1E, after removing the second photoresist layer pattern 190 of the cell region A, a second gate spacer 210 is formed in the cell region A through a predetermined process.

한편, 도 1e에 도시된 바와 같이, 기존의 스페이서(200,210)는 셀 영역(A)의 경우, 버퍼산화막(150)/스페이서질화막(160) 또는 스페이서질화막 단일막을 적용하고, 주변회로영역(B)의 경우, 엘디디(LDD;Low drain doping) 영역을 형성하기 위해 버퍼산화막(150)/스페이서질화막(150)/스페이서산화막(160) 또는 질화막/산화막(도시하지 않음)을 적용하고 있어 주변회로영역(B)에만 스페이서산화막(160)이 추가로 필요하다. 이에 따라 셀 영역(A)의 스페이서산화막은 습식식각으로 제거할 필요가 있다. 이때, 소자가 고집적화됨에 따라 소자의 디자인 룰이 축소되면서 게이트 패턴(140)간의 간격이 좁아져 일정 두께 이상의 스페이서산화막이 증착될 경우 셀 영 역(A)에서 스페이서산화막(170)이 게이트 패턴(140) 사이에 매립된다(도 1b참조). Meanwhile, as shown in FIG. 1E, in the case of the cell region A, the conventional spacers 200 and 210 apply a buffer oxide film 150 / spacer nitride film 160 or a spacer nitride film single film, and the peripheral circuit area B In this case, a buffer oxide film 150 / spacer nitride film 150 / spacer oxide film 160 or a nitride film / oxide film (not shown) is applied to form a low drain doping (LDD) region. The spacer oxide film 160 is additionally required only in (B). Accordingly, the spacer oxide film of the cell region A needs to be removed by wet etching. In this case, as the device is highly integrated, as the design rule of the device is reduced, the gap between the gate patterns 140 is narrowed, and when the spacer oxide film having a predetermined thickness or more is deposited, the spacer oxide film 170 is formed in the cell region A by the gate pattern 140. ) Is embedded between them (see FIG. 1B).

도 2는 종래 기술에 따른 스페이서산화막 증착시 발생하는 문제를 설명하기 위해 나타내보인 사진이다.Figure 2 is a photograph shown to explain a problem that occurs during the deposition of a spacer oxide film according to the prior art.

도 2를 참조하면, 게이트 패턴(140) 간의 간격이 좁아지면서 예를 들어, 스페이서질화막(160)/스페이서산화막(170)의 이중 박막을 스페이서로 사용하는 경우, 일정 두께 이상의 스페이서산화막(170)이 증착되면, 상대적으로 좁은 셀 영역(A)의 게이트 패턴(140) 사이에서 스페이서산화막(170)의 매립이 발생한다. 스페이서산화막(170)이 매립되면 스페이서산화막의 두께(220)가 아닌 스페이서산화막 두께(220)와 게이트 패턴(140) 높이의 합(230)의 두께를 타겟으로 습식식각을 진행해야 셀 영역(A)의 스페이서산화막(170)을 완전히 제거할 수 있다. 이와 같이 과도한 습식식각은 이후 진행하는 셀 오픈 마스크의 경계, 즉 셀 영역(A)과 주변회로영역(B)의 경계 부분(C)에서 습식식각의 등방성 식각 특성에 의해 손실이 발생한다. 이에 따라 주변회로영역(B)에 어택(attack)이 발생하여 스페이서산화막(170) 두께 증가에 한계가 있어 원하는 주변회로영역(B) 트랜지스터의 스페이서산화막(170)을 증착할 수 없어 주변회로영역(B)의 트랜지스터 특성 확보가 어려운 문제가 있다.2, when the gap between the gate patterns 140 is narrowed, for example, when a double thin film of the spacer nitride film 160 / spacer oxide film 170 is used as a spacer, the spacer oxide film 170 having a predetermined thickness or more may be formed. When deposited, the spacer oxide layer 170 may be buried between the gate patterns 140 of the relatively narrow cell region A. When the spacer oxide film 170 is embedded, the wet etching process is performed on the thickness of the spacer oxide film thickness 220 and the sum 230 of the heights of the gate patterns 140 instead of the thickness 220 of the spacer oxide film. The spacer oxide film 170 may be completely removed. As such, excessive wet etching occurs due to the isotropic etching characteristic of the wet etching at the boundary of the cell open mask, that is, at the boundary portion C of the cell region A and the peripheral circuit region B. As a result, an attack occurs in the peripheral circuit region B, and thus, the thickness of the spacer oxide film 170 is limited. Therefore, the spacer oxide film 170 of the transistor of the desired peripheral circuit region B cannot be deposited. It is difficult to secure the transistor characteristics of B).

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 스페이서 형성방법을 개선하여 게이트 패턴 사이에 스페이서 산화막이 매립되는 것을 방지하여 주변회로영역의 스페이서 산화막을 반도체 소자 특성 확보에 필요한 두께로 증가하는 반도체 소자의 트랜지스터 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION A technical problem of the present invention is to improve a method of forming a spacer of a semiconductor device, thereby preventing the spacer oxide film from being embedded between gate patterns, thereby increasing the spacer oxide film in the peripheral circuit region to a thickness necessary to secure semiconductor device characteristics. It is to provide a method of forming a transistor.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 셀 영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 반도체 기판 전면에 제1 절연막을 형성하는 단계; 상기 게이트 패턴 상에 산화막에 비해 빠른 식각 속도를 갖는 저유전상수를 갖는 버퍼막을 형성하는 단계; 상기 주변회로영역을 개방하는 제1 마스크막 패턴을 형성하는 단계; 상기 제1 마스크막 패턴을 마스크로 상기 주변회로영역의 버퍼막을 제거하는 단계; 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계; 상기 주변회로영역을 개방하는 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴을 마스크로 상기 주변회로영역의 게이트 스택에 에치백을 진행하여 제1 스페이서막을 형성하고, 상기 제2 마스크막 패턴을 제거하는 단계; 상기 셀 영역을 개방하는 제3 마스크막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 마스크로 셀 영역의 제2 절연막 및 버퍼막을 제거하는 단계를 포함한다.In order to achieve the above technical problem, a method of forming a transistor of a semiconductor device according to the present invention, forming a gate pattern on a semiconductor substrate divided into a cell region and a peripheral circuit region; Forming a first insulating film on an entire surface of the semiconductor substrate including the gate pattern; Forming a buffer film having a low dielectric constant having a faster etching rate than the oxide film on the gate pattern; Forming a first mask layer pattern opening the peripheral circuit region; Removing the buffer film of the peripheral circuit area using the first mask film pattern as a mask; Forming a second insulating film on the entire surface of the semiconductor substrate; Forming a second mask layer pattern that opens the peripheral circuit region; Etching the gate stack of the peripheral circuit region using the second mask layer pattern as a mask to form a first spacer layer, and removing the second mask layer pattern; Forming a third mask layer pattern opening the cell region; And removing the second insulating layer and the buffer layer in the cell region using the photoresist pattern as a mask.

본 발명에 있어서, 상기 제1 절연막은, 질화막 또는 산화막/질화막으로 형성할 수 있다.In the present invention, the first insulating film may be formed of a nitride film or an oxide film / nitride film.

또한, 상기 저유전상수를 갖는 버퍼막은, 에스오지(SOG), 에스오디(SOD), SiOC , SiOCH 및 HSQ으로 이루어진 그룹에서 선택된 하나를 이용하는 것이 바람직하다.In addition, it is preferable to use one selected from the group consisting of SG, SOD, SiOC, SiOCH, and HSQ as the buffer film having the low dielectric constant.

상기 저유전상수를 갖는 버퍼막은, 300-1500Å의 두께를 갖는 것이 바람직하다.It is preferable that the buffer film having the low dielectric constant has a thickness of 300-1500 GPa.

상기 저유전상수를 갖는 버퍼막 및 제2 절연막은, 습식식각을 이용하여 제거하는 것이 바람직하다.The buffer film and the second insulating film having the low dielectric constant are preferably removed by wet etching.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.3A to 3G are views illustrating a method of forming a transistor of a semiconductor device according to an embodiment of the present invention.

먼저 도 3a를 참조하면, 셀 영역(A) 및 주변회로영역(B)이 정의되어 있는 반도체 기판(300) 상에 게이트절연막(310)을 형성하고, 게이트절연막(310) 위에 예를 들어, 도전막과 금속막의 적층구조로 이루어진 게이트전극(320)을 형성한다. 계속해서 게이트전극(320) 위에 하드마스크막(330)을 순차적으로 적층한 후, 이를 감광막패턴(도시하지 않음)을 이용한 사진 및 식각공정을 실시하여 게이트 패턴(340)을 형성한다.Referring first to FIG. 3A, a gate insulating layer 310 is formed on a semiconductor substrate 300 on which a cell region A and a peripheral circuit region B are defined, and, for example, a conductive layer is formed on the gate insulating layer 310. A gate electrode 320 having a stacked structure of a film and a metal film is formed. Subsequently, the hard mask layer 330 is sequentially stacked on the gate electrode 320, and then the gate pattern 340 is formed by performing a photo and etching process using the photoresist pattern (not shown).

다음에 도 3b를 참조하면, 게이트 패턴(340)을 포함하는 반도체 기판(300) 전면에 제1 절연막(350)을 형성한다. 여기서 제1 절연막(350)은 질화막 또는 산화막/질화막으로 형성할 수 있으며, 질화막으로 형성할 경우, 디클로로실란(DCS) 또는 사일렌(SiH2)가스와 암모니아(NH3)가스를 포함하는 혼합가스를 이용하여 저압화 학적 기상증착(LPCVD; Low pressure chemical vapor deposition) 방법을 이용할 수 있다.Next, referring to FIG. 3B, the first insulating layer 350 is formed on the entire surface of the semiconductor substrate 300 including the gate pattern 340. Here, the first insulating film 350 may be formed of a nitride film or an oxide film / nitride film. When the first insulating film 350 is formed of a nitride film, a mixed gas including dichlorosilane (DCS) or xylene (SiH 2 ) gas and ammonia (NH 3 ) gas may be used. Low pressure chemical vapor deposition (LPCVD) may be used.

다음에 도 3c를 참조하면, 상기 게이트 패턴(340) 상에 산화막에 비해 빠른 식각속도를 갖는 저유전상수를 갖는 버퍼막(360)을 형성한다.Next, referring to FIG. 3C, a buffer film 360 having a low dielectric constant having a faster etching rate than the oxide film is formed on the gate pattern 340.

여기서 저유전상수를 갖는 버퍼막(360)은 셀 영역(A)의 게이트 패턴(340)간의 상부는 채우되, 게이트 패턴(340)의 측면에는 거의 증착되지 않아서 상기 게이트 패턴(340) 간에는 매립이 되지 않을 정도로 스텝 커버리지(step coverage)가 나쁜 저유전상수를 갖는 물질, 예를 들어 SOG(Spin on glass)막, SOD(Spin on dielectric)막, SiOC막, 탄소를 첨가한 실리카(SiOCH)막 및 HSQ(Hydro Silses Quioxane)막 등을 이용한다. 이때, 저유전상수를 갖는 버퍼막(360)은 게이트 패턴(340) 상부를 채울 수 있을 정도로의 두께로 증착하되, 바람직하게는 300-1500Å의 두께로 증착하는 것이 바람직하다. 이러한 저유전상수를 갖는 물질로 버퍼막(360)을 형성하게 되면, 스텝 커버리지가 나빠 이후 스페이서산화막(도시하지 않음)을 형성할 때, 스페이서산화막이 게이트 패턴(340) 사이에 매립되는 것을 방해하여 후속 공정에서 셀 영역(A)의 스페이서산화막을 제거시 산화막 증착 두께에 해당하는 타겟으로 습식식각을 진행할 수 있어 주변회로영역(B)의 스페이서산화막 두께를 소자의 특성 확보에 필요한 두께로 증가할 수 있다. Here, the buffer layer 360 having the low dielectric constant fills an upper portion between the gate patterns 340 of the cell region A, but is hardly deposited on the side surfaces of the gate patterns 340, so that the buffer layers 360 are not buried between the gate patterns 340. Materials with low dielectric constants with poor step coverage, such as spin on glass (SOG) films, spin on dielectric (SOD) films, SiOC films, silica-added silica (SiOCH) films and HSQ ( Hydro Silses Quioxane) etc. are used. In this case, the buffer film 360 having the low dielectric constant is deposited to a thickness sufficient to fill the gate pattern 340, but preferably deposited to a thickness of 300-1500Å. When the buffer film 360 is formed of a material having such a low dielectric constant, the step coverage is poor, and when the spacer oxide film (not shown) is subsequently formed, the spacer oxide film is prevented from being buried between the gate patterns 340 and subsequently formed. When the spacer oxide film of the cell region A is removed in the process, wet etching may be performed to a target corresponding to the oxide deposition thickness, so that the thickness of the spacer oxide film of the peripheral circuit region B may be increased to a thickness necessary for securing the device characteristics. .

다음에 도 3d를 참조하면, 셀 영역(A)에 감광막을 도포 및 패터닝하여 주변회로영역(B)을 개방하는 제1 마스크막 패턴(370)을 형성한다. 그리고 상기 주변회로영역(B)을 개방하는 제1 마스크막 패턴(370)을 마스크로 상기 주변회로영역(370) 의 저유전상수를 갖는 버퍼막(360)을 제거한다. 여기서 저유전상수를 갖는 버퍼막(360)은 HF를 포함하는 식각용액 및 BOE(Buffered oxide etchant) 용액을 이용한 습식식각을 통해 제거할 수 있다. 이때, 셀 영역(A)은 후속 공정에서 습식 세정을 통해 저유전상수를 갖는 버퍼막(360)을 제거할 수 있지만, 주변회로영역(B)은 스페이서산화막 하부에 원하지 않는 물질이 남아있을 경우, 주변회로영역(B)의 스페이서 두께를 조절할 수 없으므로 저유전상수를 갖는 버퍼막(360)의 제거가 필요하다.Next, referring to FIG. 3D, a photomask is coated and patterned on the cell region A to form a first mask layer pattern 370 that opens the peripheral circuit region B. FIG. The buffer layer 360 having the low dielectric constant of the peripheral circuit region 370 is removed using the first mask layer pattern 370 that opens the peripheral circuit region B. The buffer layer 360 having the low dielectric constant may be removed by wet etching using an etching solution including HF and a buffered oxide etchant (BOE) solution. In this case, the cell region A may remove the buffer layer 360 having a low dielectric constant through wet cleaning in a subsequent process, but the peripheral circuit region B may be surrounded by a peripheral material when an unwanted material remains under the spacer oxide layer. Since the spacer thickness of the circuit region B cannot be adjusted, it is necessary to remove the buffer film 360 having the low dielectric constant.

다음에 도 3e를 참조하면, 반도체 기판(300) 전면에 제2 절연막(380)을 형성한다. 여기서 제2 절연막(380)은 TEOS 소스를 이용하여 저압화학기상증착(LPCVD) 방법을 이용하거나 디클로로실란(DCS) 및 아산화질소(N2O)의 혼합가스를 이용하여 산화막으로 형성할 수 있다.Next, referring to FIG. 3E, a second insulating film 380 is formed over the entire semiconductor substrate 300. The second insulating layer 380 may be formed of an oxide layer using a low pressure chemical vapor deposition (LPCVD) method using a TEOS source or a mixed gas of dichlorosilane (DCS) and nitrous oxide (N 2 O).

다음에 도 3f를 참조하면, 반도체 기판(300)에 감광막을 도포하고, 주변회로영역(B)만 개방하는 제2 마스크막 패턴(390)을 형성한다. 그리고 제2 마스크막 패턴(390)을 마스크로 셀 영역(A)을 차단한 후, 주변회로영역(B)에 소정의 공정을 진행하여 이중박막을 구비하는 제1 스페이서막(400)을 형성한다. 다음에 제2 마스크막 패턴(390)은 제거한다.Next, referring to FIG. 3F, a photosensitive film is coated on the semiconductor substrate 300 to form a second mask film pattern 390 that opens only the peripheral circuit region B. Referring to FIG. After blocking the cell region A using the second mask layer pattern 390 as a mask, a predetermined process is performed on the peripheral circuit region B to form a first spacer layer 400 having a double thin film. . Next, the second mask film pattern 390 is removed.

다음에 도 3g를 참조하면, 반도체 기판(300)에 감광막을 도포하고, 셀 영역(A)만 개방하는 제3 마스크막 패턴(도시하지 않음)을 형성한 다음, 상기 제3 마스크막 패턴을 마스크로 주변회로영역(B)을 차단한 후, 셀 영역(A)의 제2 절연막(380) 및 저유전상수를 갖는 버퍼막(360)을 제거한다. 여기서 제2 절연막(380) 및 저유전상수를 갖는 버퍼막(360)은 HF를 포함하는 식각용액 및 BOE(Buffered oxide etchant) 용액을 이용한 습식식각을 통해 제거할 수 있다. 그리고 제3 마스크막 패턴은 제거한다.Next, referring to FIG. 3G, a photosensitive film is coated on the semiconductor substrate 300, a third mask film pattern (not shown) that opens only the cell region A is formed, and then the third mask film pattern is masked. After the peripheral circuit region B is blocked, the second insulating film 380 and the buffer film 360 having the low dielectric constant of the cell region A are removed. The second insulating film 380 and the buffer film 360 having the low dielectric constant may be removed by wet etching using an etching solution including HF and a buffered oxide etchant (BOE) solution. The third mask film pattern is removed.

이때, 종래 기술에서는 게이트 패턴(140, 도 2참조) 사이에 스페이서산화막(170, 도 2참조)이 매립되어 있어 상기 스페이서산화막(170)을 완전히 제거하기 위해 스페이서산화막 두께(200, 도 2참조)와 게이트 패턴 높이(210, 도 2참조)를 합한 두께를 타겟으로 습식식각을 진행하여 과도한 습식식각이 이루어지게 되었다. 이러한 과도한 습식식각은 셀 영역(A)과 주변회로영역(B)의 경계 부분(C, 도 2참조)에서 습식식각의 등방성 식각 특성에 의해 측면의 손실을 유발하였고, 주변회로영역(B)에 어택이 발생하여 원하는 주변회로영역(B) 트랜지스터의 스페이서산화막(170)을 증착할 수 없어 주변회로영역(B) 트랜지스터 특성 확보가 어려운 점이 있었으나, 본 발명에 따르면 제2 절연막(380)은 게이트 패턴(340) 사이에 매립되어 있지 않으므로 제2 절연막(380)의 증착두께를 타겟으로 습식식각을 진행할 수 있고, 저유전상수를 갖는 버퍼막(360)은 산화막과 대비하여 습식식각 속도가 수십-수백 배 빠르므로 셀 영역(A)과 주변회로영역(B)의 경계 지역(D)에서 감광막 패턴의 하부로 등방성 식각이 최소화되어 주변회로영역(B)의 측면이 손상 받는 것을 방지할 수 있다. 이에 따라 주변회로영역(B)의 스페이서 두께를 소자의 특성 확보에 필요한 두께로 증가할 수 있다.In this case, the spacer oxide layer 170 (see FIG. 2) is buried between the gate patterns 140 (see FIG. 2) in order to completely remove the spacer oxide layer 170 (see FIG. 2). And wet etching was performed using the thickness of the sum of the gate pattern height 210 (see FIG. 2) as a target. This excessive wet etching caused side loss due to the isotropic etching characteristic of the wet etching at the boundary portion (C, see FIG. 2) of the cell region A and the peripheral circuit region B, and the peripheral circuit region B. Although attack occurred, it was not possible to deposit the spacer oxide film 170 of the desired peripheral circuit region (B) transistor, so it was difficult to secure the characteristics of the peripheral circuit region (B) transistor, but according to the present invention, the second insulating film 380 may have a gate pattern. Since it is not buried between the 340, the wet etching can be performed using the deposition thickness of the second insulating film 380, and the wet etching speed of the buffer film 360 having the low dielectric constant is tens to hundreds of times higher than that of the oxide film. Since it is fast, isotropic etching is minimized to the lower portion of the photoresist pattern in the boundary area D between the cell area A and the peripheral circuit area B, thereby preventing the side surface of the peripheral circuit area B from being damaged. Accordingly, the thickness of the spacer of the peripheral circuit region B may be increased to a thickness necessary for securing the characteristics of the device.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법에 의하면, 게이트 패턴 상에 저유전상수를 갖는 물질을 포함하는 절연막을 형 성한 후 스페이서 산화막을 증착함으로써, 게이트 패턴 사이에 스페이서 산화막이 매립되는 것을 방지할 수 있어 셀 영역과 주변회로영역의 경계 지역이 손상 받는 것을 방지할 수 있다. 이에 따라 주변회로영역의 스페이서 산화막을 반도체 소자 특성 확보에 필요한 두께로 증가할 수 있다.As described so far, according to the method for forming a transistor of a semiconductor device according to the present invention, a spacer oxide film is deposited between a gate pattern by forming an insulating film containing a material having a low dielectric constant on the gate pattern and then depositing a spacer oxide film. Can be prevented from being damaged by the boundary area between the cell area and the peripheral circuit area. Accordingly, the spacer oxide film in the peripheral circuit region can be increased to a thickness necessary for securing semiconductor device characteristics.

Claims (5)

셀 영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 패턴을 형성하는 단계;Forming a gate pattern on a semiconductor substrate divided into a cell region and a peripheral circuit region; 상기 게이트 패턴을 포함하는 반도체 기판 전면에 제1 절연막을 형성하는 단계;Forming a first insulating film on an entire surface of the semiconductor substrate including the gate pattern; 상기 게이트 패턴 상에 산화막에 비해 빠른 식각 속도를 갖는 저유전상수를 갖는 버퍼막을 형성하는 단계;Forming a buffer film having a low dielectric constant having a faster etching rate than the oxide film on the gate pattern; 상기 주변회로영역을 개방하는 제1 마스크막 패턴을 형성하는 단계;Forming a first mask layer pattern opening the peripheral circuit region; 상기 제1 마스크막 패턴을 마스크로 상기 주변회로영역의 버퍼막을 제거하는 단계;Removing the buffer film of the peripheral circuit area using the first mask film pattern as a mask; 상기 반도체 기판 전면에 제2 절연막을 형성하는 단계;Forming a second insulating film on the entire surface of the semiconductor substrate; 상기 주변회로영역을 개방하는 제2 마스크막 패턴을 형성하는 단계;Forming a second mask layer pattern that opens the peripheral circuit region; 상기 제2 마스크막 패턴을 마스크로 상기 주변회로영역의 게이트 스택에 에치백을 진행하여 제1 스페이서막을 형성하고, 상기 제2 마스크막 패턴을 제거하는 단계; Etching the gate stack of the peripheral circuit region using the second mask layer pattern as a mask to form a first spacer layer, and removing the second mask layer pattern; 상기 셀 영역을 개방하는 제3 마스크막 패턴을 형성하는 단계; 및Forming a third mask layer pattern opening the cell region; And 상기 감광막 패턴을 마스크로 셀 영역의 제2 절연막 및 버퍼막을 제거하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법.And removing the second insulating film and the buffer film in the cell region using the photoresist pattern as a mask. 제1항에 있어서,The method of claim 1, 상기 제1 절연막은, 질화막 또는 산화막/질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And the first insulating film is formed of a nitride film or an oxide film / nitride film. 제1항에 있어서,The method of claim 1, 상기 저유전상수를 갖는 버퍼막은, 에스오지(SOG), 에스오디(SOD), SiOC , SiOCH 및 HSQ으로 이루어진 그룹에서 선택된 하나를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.The method of forming a transistor of a semiconductor device, wherein the buffer film having the low dielectric constant is one selected from the group consisting of SG, SOD, SiOC, SiOCH, and HSQ. 제1항에 있어서, The method of claim 1, 상기 저유전상수를 갖는 버퍼막은, 300-1500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.The buffer film having the low dielectric constant has a thickness of 300-1500 kV. 제1항에 있어서,The method of claim 1, 상기 저유전상수를 갖는 버퍼막 및 제2 절연막은, 습식식각을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And the buffer film and the second insulating film having the low dielectric constant are removed by wet etching.
KR1020050087207A 2005-09-20 2005-09-20 Method for fabricating transistor in semiconductor device KR101129021B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050087207A KR101129021B1 (en) 2005-09-20 2005-09-20 Method for fabricating transistor in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050087207A KR101129021B1 (en) 2005-09-20 2005-09-20 Method for fabricating transistor in semiconductor device

Publications (2)

Publication Number Publication Date
KR20070032854A true KR20070032854A (en) 2007-03-23
KR101129021B1 KR101129021B1 (en) 2012-03-23

Family

ID=41560597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050087207A KR101129021B1 (en) 2005-09-20 2005-09-20 Method for fabricating transistor in semiconductor device

Country Status (1)

Country Link
KR (1) KR101129021B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101010837B1 (en) * 2008-05-19 2011-01-25 주식회사 하이닉스반도체 Manufacturing method of spacer for semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100641705B1 (en) * 2004-09-01 2006-11-03 주식회사 하이닉스반도체 Method for manufacturing semiconductor device
KR100636683B1 (en) 2005-06-30 2006-10-23 주식회사 하이닉스반도체 Method for fabricating transistor in semiconductor device
KR20070027811A (en) * 2005-08-29 2007-03-12 주식회사 하이닉스반도체 Method for fabricating interlayer dielectric in semiconductor device
KR100762236B1 (en) * 2005-12-22 2007-10-01 주식회사 하이닉스반도체 Method for fabricating transistor in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101010837B1 (en) * 2008-05-19 2011-01-25 주식회사 하이닉스반도체 Manufacturing method of spacer for semiconductor device

Also Published As

Publication number Publication date
KR101129021B1 (en) 2012-03-23

Similar Documents

Publication Publication Date Title
US20070013070A1 (en) Semiconductor devices and methods of manufacture thereof
KR100597768B1 (en) Method for fabricating gate spacer of semiconductor device
US20070155079A1 (en) Gate structure of semiconductor device and method of manufacturing the same
US20080079083A1 (en) Semiconductor device and a method of manufacture therefor
KR20000013397A (en) Manufacturing method of trench isolation
US7569444B2 (en) Transistor and method for manufacturing thereof
KR100390039B1 (en) Method for forming the self aligned contact
KR101129021B1 (en) Method for fabricating transistor in semiconductor device
KR20050007637A (en) Method of manufacturing transistor in semiconductor device
KR100707678B1 (en) Gate structure in semiconductor device and method of fabricating the same
US20090108359A1 (en) A semiconductor device and method of manufacture therefor
KR20040007949A (en) Method of manufacture semiconductor device
KR20060079542A (en) Method for improving the gate oxidation quality of high voltage device area
KR100477827B1 (en) Fabricating method of reducing capacitance between gate electrode and plug in semiconductor device
KR100762236B1 (en) Method for fabricating transistor in semiconductor device
KR100520176B1 (en) A method for forming a semiconductor device
KR100341588B1 (en) Method for forming semiconductor device capable of reducing resistance and leakage current of silicide layer
KR100908825B1 (en) Transistor Formation Method of Semiconductor Device
KR100564432B1 (en) Method for manufacturing Transistor
KR101030298B1 (en) Method for manufacturing a stack gate type flash memory device
KR100861280B1 (en) Method for manufacturing semiconductor device
KR20050002074A (en) Method for fabrication of semiconductor device
KR100644056B1 (en) Method for manufacturing semiconductor device
CN111129154A (en) Low-voltage aluminum gate processing method and low-voltage aluminum gate device
KR20070069913A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee