KR100908825B1 - Transistor Formation Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 형성공정에 있어서, 저저항 게이트 전극 물질 증착시 게이트 전극 표면에 발생된 구멍에 의한 소자의 전기적 패일(fail)을 방지할 수 있는 반도체 소자의 트랜지스터 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상부면을 따라 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극용 제1 도전막을 증착하는 단계와, 상기 제1 도전막 증착시 상기 제1 도전막 표면에 발생된 구멍이 매립되도록 게이트 전극용 제2 도전막을 증착하는 단계와, 상기 제1 및 제2 도전막의 일부를 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법을 제공한다.The present invention provides a method for forming a transistor of a semiconductor device, in the transistor forming process of the semiconductor device, which can prevent the electrical failure of the device due to the holes generated on the surface of the gate electrode when the low-resistance gate electrode material is deposited. To this end, the present invention comprises the steps of forming a gate insulating film along the upper surface of the substrate, depositing a first conductive film for the gate electrode on the gate insulating film, the surface of the first conductive film during the deposition of the first conductive film And depositing a second conductive film for a gate electrode so as to fill a hole formed in the gate electrode, and etching a portion of the first and second conductive films to form a gate electrode.

게이트 전극, 저저항, 텅스텐, 구멍, 원자층 증착, 저압 화학기상증착 Gate electrode, low resistance, tungsten, hole, atomic layer deposition, low pressure chemical vapor deposition

Description

반도체 소자의 트랜지스터 형성방법{FORMING METHOD OF TRANSISTOR IN SEMICONDUCTOR DEVICE}FORMING METHOD OF TRANSISTOR IN SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래기술에 따른 저저항 게이트 전극 구조를 채택한 반도체 소자의 트랜지스터의 형성방법을 설명하기 위해 도시한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of forming a transistor of a semiconductor device employing a low resistance gate electrode structure according to the prior art.

도 2는 도 1e에서와 같이 게이트 전극 형성 후 기판 상부에 형성된 구멍(B)을 도시한 SEM(Scanning Electron Microscope) 사진.FIG. 2 is a scanning electron microscope (SEM) photograph showing a hole B formed on the substrate after the gate electrode is formed as in FIG. 1E.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 저저항 게이트 전극 구조를 채택한 반도체 소자의 트랜지스터의 형성방법을 설명하기 위해 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of forming a transistor of a semiconductor device employing a low resistance gate electrode structure according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판 101 : 소자분리막100 substrate 101 device isolation film

102 : 트렌치 103 : 게이트 절연막102 trench 103 gate insulating film

104 : 폴리실리콘막 105 : 베리어막104: polysilicon film 105: barrier film

106 : 제1 텅스텐막 107 : 제2 텅스텐막106: first tungsten film 107: second tungsten film

108 : 하드마스크 패턴 109 : 게이트 전극108: hard mask pattern 109: gate electrode

본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 형성방법, 더욱 자세하게는 저저항 물질인 텅스텐막을 게이트 전극 물질로 이용하는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technology, and more particularly, to a method of forming a transistor of a semiconductor device, and more particularly, to a method of forming a gate electrode of a semiconductor device using a tungsten film, which is a low resistance material, as a gate electrode material.

반도체 메모리 소자가 고집적화됨에 따라 소자형성영역, 즉 액티브(active) 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS(Metal Oxide Semiconductor) 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. 이와 같이, MOS 트랜지스터의 채널 길이가 짧아짐에 따라, 채널 영역에서의 전계나 전위에 미치는 소스(source) 및 드레인(drain)의 영향이 현저해진다. 이러한 현상을 단채널 효과(short channel effect)라 하며, 그 대표적인 것이 역치 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.As the semiconductor memory device is highly integrated, the size of the device formation region, that is, the active region, is reduced, so that the channel length of the metal oxide semiconductor (MOS) transistor formed in the active region is sub-micron level. It was reduced to In this manner, as the channel length of the MOS transistor is shortened, the influence of the source and the drain on the electric field or potential in the channel region becomes remarkable. This phenomenon is called a short channel effect, and the representative one is a decrease in threshold voltage (Vt). This is because as the gate length becomes shorter, the channel region is greatly influenced by not only the gate voltage but also the depletion layer charge, electric field, and potential distribution of the source and drain regions.

또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.In addition, as the length of the channel becomes shorter, a high electric field is applied to the semiconductor device, which causes hot carriers. Since the hot carriers cause collision ionization and the hot carriers penetrate into the oxide film, the oxide film is deteriorated.

따라서, 이러한 문제를 해결하기 위해 물리적으로 채널의 길이를 증가시켜 상기 단채널 효과를 방지하기 위한 리세스 게이트(recessed gate)를 갖는 트랜지스 터에 대한 연구가 활발히 진행되고 있다.Therefore, in order to solve this problem, studies have been actively conducted on transistors having a recessed gate for physically increasing the channel length to prevent the short channel effect.

한편, 최근에는 소자의 집적도가 증가함에 따라 트랜지스터의 게이트 전극(gate electrode)으로 저항이 매우 낮은 물질을 요구하고 있으며, 이에 따라 폴리실리콘 상에 저저항 전극물질이 적층된 저저항 게이트 전극 구조가 일반적으로 채택되고 있다. 이때, 저저항 전극물질로는 텅스텐 실리사이드, 텅스텐 나이트라이드, 티타늄 나이트라이드 또는 텅스텐 등이 있으며, 이들은 게이트 전극의 전체 저항을 낮출 수 있어 상기한 리세스 게이트에도 적용되고 있다. On the other hand, in recent years, as the degree of integration of devices increases, a very low resistance material is required as a gate electrode of a transistor. Accordingly, a low resistance gate electrode structure in which a low resistance electrode material is stacked on polysilicon is generally used. It is adopted. At this time, the low-resistance electrode materials include tungsten silicide, tungsten nitride, titanium nitride, or tungsten, and these are applied to the recess gate because the overall resistance of the gate electrode can be lowered.

도 1a 내지 도 1e는 종래기술에 따른 저저항 게이트 전극 구조를 채택한 반도체 소자의 트랜지스터의 형성방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 리세스 게이트에 적용된 경우에 한정하여 설명하기로 한다.1A to 1E are cross-sectional views illustrating a method of forming a transistor of a semiconductor device employing a low resistance gate electrode structure according to the prior art. Here, the description will be limited to the case where it is applied to the recess gate as an example.

먼저, 도 1a에 도시된 바와 같이, 소자분리막(11)이 형성된 기판(10)의 일부를 식각하여 기판(10) 내에 트렌치(12, trench)를 형성한다. First, as shown in FIG. 1A, a portion of the substrate 10 on which the device isolation layer 11 is formed is etched to form a trench 12 in the substrate 10.

이어서, 도 1b에 도시된 바와 같이, 트렌치(12, 도 1a 참조)를 포함한 기판(10) 상 전면에 게이트 산화막(13)을 형성한다.Subsequently, as shown in FIG. 1B, the gate oxide layer 13 is formed on the entire surface of the substrate 10 including the trench 12 (see FIG. 1A).

이어서, 도 1c에 도시된 바와 같이, 트렌치(12, 도 1a 참조)가 매립되도록 게이트 산화막(13) 상에 폴리실리콘막(14)을 증착한다. Subsequently, as shown in FIG. 1C, a polysilicon film 14 is deposited on the gate oxide film 13 to fill the trench 12 (see FIG. 1A).

이어서, 폴리실리콘막(14) 상에 베리어막(15, barrier lyaer)을 증착한 후, 베리어막(15) 상에 텅스텐막(16)을 증착한다. 이때, 베리어막(15)은 텅스텐막(16) 내의 텅스텐이 폴리실리콘막(14) 내로 확산되는 것을 방지하기 위한 확산방지막으로 기능한다. Subsequently, a barrier film 15 is deposited on the polysilicon film 14, and then a tungsten film 16 is deposited on the barrier film 15. At this time, the barrier film 15 functions as a diffusion barrier for preventing the tungsten in the tungsten film 16 from being diffused into the polysilicon film 14.

이어서, 도 1d에 도시된 바와 같이, 텅스텐막(16) 상에 하드마스크 패턴(17)을 형성한다. 이때, 하드마스크 패턴(17)은 트랜지스터의 게이트 전극을 정의하기 위한 것으로 질화막으로 형성한다. 예컨대, 텅스텐막(16) 상에 질화막을 증착한 후, 질화막 상에 반사방지막(anti reflective coating layer) 및 포토레지스트(photoresisti)를 차례로 도포한다. 이후, 포토마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴을 형성한 후, 이를 마스크로 반사방지막 및 질화막을 패터닝(patterning)하여 하드마스크 패턴(17)을 형성한다.Subsequently, as shown in FIG. 1D, the hard mask pattern 17 is formed on the tungsten film 16. In this case, the hard mask pattern 17 is formed of a nitride film to define a gate electrode of the transistor. For example, after the nitride film is deposited on the tungsten film 16, an anti reflective coating layer and a photoresist are sequentially applied on the nitride film. Subsequently, an exposure and development process using a photomask is performed to form a predetermined photoresist pattern, and then the antireflection film and the nitride film are patterned using the mask to form the hard mask pattern 17.

이어서, 도 1e에 도시된 바와 같이, 하드마스크 패턴(17)을 식각 마스크로 이용한 식각공정을 실시하여 텅스텐막(16), 베리어막(15) 및 폴리실리콘막(14)의 일부를 식각한다. 이로써, 폴리실리콘막(14) 상부에 텅스텐막(16)이 적층된 구조의 게이트 전극(18)이 형성된다.Subsequently, as illustrated in FIG. 1E, an etching process using the hard mask pattern 17 as an etching mask is performed to etch a part of the tungsten film 16, the barrier film 15, and the polysilicon film 14. As a result, a gate electrode 18 having a structure in which a tungsten film 16 is stacked on the polysilicon film 14 is formed.

이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 세정공정(cleaning)을 실시하여 식각공정시 발생된 잔류물을 제거할 수 있다.Subsequently, after removing the photoresist pattern by performing a strip process, a cleaning process may be performed to remove residues generated during the etching process.

그러나, 종래기술에 따른 텅스텐막을 이용한 리세스 게이트를 갖는 트랜지스터 형성방법을 적용하다 보면 다음과 같은 문제가 발생한다.However, when applying the transistor forming method having a recess gate using a tungsten film according to the prior art, the following problems occur.

즉, 도 1c에 도시된 바와 같이, 텅스텐막(16) 증착시 텅스텐막(16) 상부 표면에는 작은 구멍('A' 부위 참조), 예컨대 핀홀(pin-hole) 또는 마이크로 포어(micro-pore)이 발생하게 되는데, 이러한 구멍은 도 1e에서와 같은 식각공정 진행시 더욱 그 크기가 증가('B' 부위 참조)하게 되어 소자의 심각한 전기적 패일(fail)을 유발하게 된다. 특히, 포토레지스트 패턴을 제거하기 위한 스트립 공정 및 후속 세정공정시에는 그 구멍의 크기가 더욱 증가하여 기판(10)에까지도 악영향을 미치게 된다.That is, as shown in FIG. 1C, when the tungsten film 16 is deposited, a small hole (see 'A' portion) is formed on the upper surface of the tungsten film 16, for example, a pin-hole or a micro-pore. This hole is caused to increase in size during the etching process as shown in FIG. 1E (see 'B' region), which causes a serious electrical failure of the device. In particular, in the strip process for removing the photoresist pattern and the subsequent cleaning process, the size of the hole is further increased to adversely affect the substrate 10.

참고로, 텅스텐막(16) 표면의 작은 구멍은 통상 텅스텐막(16) 증착시 물리적 기상증착(Physical Vapor Deposition, 이하 PVD라 함) 방식을 이용하게 됨에 따라 발생되는 것이다. 도 2는 도 1e에서와 같이 게이트 전극 형성 후 기판 상부에 형성된 구멍(B)을 도시한 SEM(Scanning Electron Microscope) 사진이다.For reference, a small hole in the surface of the tungsten film 16 is usually generated by using a physical vapor deposition (PVD) method when depositing the tungsten film 16. FIG. 2 is a scanning electron microscope (SEM) photograph showing a hole B formed on the substrate after forming the gate electrode as shown in FIG. 1E.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 트랜지스터 형성공정에 있어서, 저저항 게이트 전극 물질 증착시 게이트 전극 표면에 발생된 구멍에 의한 소자의 전기적 패일을 방지할 수 있는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.Accordingly, the present invention is proposed to solve the above problems of the prior art, in the process of forming a transistor of a semiconductor device, to prevent the electrical failure of the device by the holes generated in the gate electrode surface during the deposition of low-resistance gate electrode material The transistor formation method of the semiconductor element which can be performed.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상부면을 따라 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극용 제1 도전막을 증착하는 단계와, 상기 제1 도전막 증착시 상기 제1 도전막 표면에 발생된 구멍이 매립되도록 게이트 전극용 제2 도전막을 증착하는 단계와, 상기 제1 및 제2 도전막의 일부를 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method including forming a gate insulating film along an upper surface of a substrate, depositing a first conductive film for a gate electrode on the gate insulating film, and forming the first conductive film. Depositing a second conductive film for a gate electrode to fill a hole generated in the surface of the first conductive film during deposition; and etching a portion of the first and second conductive films to form a gate electrode. A method of forming a transistor is provided.

본 발명에 있어서, 상기 제1 도전막은 물리적 기상증착 방식으로 증착하고, 상기 제2 도전막은 원자층증착 방식 또는 저압 화학기상증착 방식으로 증착하는 것이 바람직하다.In the present invention, the first conductive film is deposited by physical vapor deposition, and the second conductive film is preferably deposited by atomic layer deposition or low pressure chemical vapor deposition.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and in the case where the layers are said to be "on" another layer or substrate, they may be formed directly on another layer or substrate or Or a third layer may be interposed therebetween. In addition, parts denoted by the same reference numerals (reference numbers) throughout the specification represent the same components.

실시예Example

도 3a 내지 도 3e는 본 발명의 실시예에 따른 저저항 게이트 전극 구조를 채택한 반도체 소자의 트랜지스터의 형성방법을 설명하기 위해 도시한 공정 단면도이다. 여기서는, 일례로 리세스 게이트에 적용된 경우에 한정하여 설명하기로 한다.3A to 3E are cross-sectional views illustrating a method of forming a transistor of a semiconductor device employing a low resistance gate electrode structure according to an embodiment of the present invention. Here, the description will be limited to the case where it is applied to the recess gate as an example.

먼저, 도 3a에 도시된 바와 같이, 소자분리막(101)이 형성된 기판(100)을 일정 깊이로 식각하여 트렌치(102)를 형성한다. 이때, 트렌치(102)는 건식식각공정 및 습식식각공정을 차례로 적용하여 동도면에서와 같은 프로파일(profile)을 갖게 할 수 있다. First, as shown in FIG. 3A, the trench 100 is formed by etching the substrate 100 on which the device isolation layer 101 is formed to a predetermined depth. At this time, the trench 102 may be applied to the dry etching process and the wet etching process in order to have the same profile as in FIG.

한편, 트렌치(102)를 형성하기 위한 식각공정시, 트렌치(102) 상부 양측 모 서리 부위가 라운딩(rounding)되도록 공정을 제어하는 것이 바람직하며, 라운딩처리가 어려운 경우 후속 월(wall) 산화공정을 추가로 실시할 수도 있다. 이처럼, 트렌치(102)의 상부 양측 모서리 부위를 라운딩처리하는 이유는 후속 기판(100)의 전체 상부면을 따라 게이트 절연막(103, 도 3b참조)을 안정적으로 형성하기 위함이다. On the other hand, during the etching process for forming the trench 102, it is preferable to control the process so that the corners of the upper sides of the trench 102 rounding, and if the rounding process is difficult, a subsequent wall oxidation process is performed. It may also be carried out in addition. As such, the reason for rounding the upper edge portions of the trench 102 is to stably form the gate insulating layer 103 (see FIG. 3B) along the entire upper surface of the subsequent substrate 100.

이어서, 도 3b에 도시된 바와 같이, 트렌치(102, 도 3a 참조)에 의해 형성된 기판(100)의 상부면 단차를 따라 게이트 절연막(103)을 형성한다. 이때, 게이트 절연막(103)은 습식(wet) 또는 건식(dry) 또는 라디컬(radical) 또는 열(thermal) 산화공정(oxidation)을 이용하여 실리콘산화막(SiO2)으로 형성하거나, 스핀 코팅(spin coating), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)공정을 이용하여 실리콘산화막보다 유전율이 높은 고유전막으로 형성할 수도 있다. Subsequently, as shown in FIG. 3B, the gate insulating layer 103 is formed along the stepped top surface of the substrate 100 formed by the trench 102 (see FIG. 3A). In this case, the gate insulating layer 103 is formed of a silicon oxide film (SiO 2 ) or spin-coated using a wet, dry, or radical or thermal oxidation process. Coating, chemical vapor deposition (CVD) or atomic layer deposition (ALD) processes may be used to form a high dielectric film having a higher dielectric constant than that of a silicon oxide film.

이어서, 도 2c에 도시된 바와 같이, 트렌치(102, 도 2a 참조)가 매립되도록 게이트 절연막(103) 상에 게이트 전극물질로 폴리실리콘막(104)을 증착한다. 이때, 폴리실리콘막(104)은 도프트(doped) 또는 언포드트(un-doped) 폴리실리콘을 이용할 수 있다.Next, as shown in FIG. 2C, a polysilicon film 104 is deposited on the gate insulating layer 103 with the gate electrode material to fill the trench 102 (see FIG. 2A). In this case, the polysilicon film 104 may use doped or un-doped polysilicon.

이어서, 폴리실리콘막(104) 상에 베리어막(105)을 형성한다. 이때, 베리어막(105)은 텅스텐막(106) 내의 텅스텐이 폴리실리콘막(104) 내로 확산되는 것을 방지하기 위한 확산방지막으로 기능한다. 바람직하게, 베리어막(105)은 Ti/TiN 적층막으로 형성한다.Next, the barrier film 105 is formed on the polysilicon film 104. At this time, the barrier film 105 functions as a diffusion barrier to prevent the tungsten in the tungsten film 106 is diffused into the polysilicon film 104. Preferably, the barrier film 105 is formed of a Ti / TiN laminated film.

이어서, 베리어막(105) 상에 저저항 게이트 전극물질로 제1 텅스텐막(106)을 증착한다. 이때, 제1 텅스텐막(106)은 저저항 물질인 텅스텐 나이트라이드막 또는 티타늄 나이트라이드막으로 대체될 수 있다. 바람직하게, 제1 텅스텐막(105)은 기존과 동일하게 PVD 방식을 이용하여 증착한다. Subsequently, a first tungsten film 106 is deposited on the barrier film 105 using a low resistance gate electrode material. In this case, the first tungsten film 106 may be replaced with a tungsten nitride film or a titanium nitride film which is a low resistance material. Preferably, the first tungsten film 105 is deposited using the PVD method as in the prior art.

이어서, 제1 텅스텐막(106) 상에 저저항 게이트 전극물질로 제2 텅스텐막(107)을 증착한다. 이때, 제2 텅스텐막(107)은 저저항 물질인 텅스텐 나이트라이드막 또는 티타늄 나이트라이드막으로 대체될 수 있다. 바람직하게, 제2 텅스텐막(107)은 기존과는 달리 원자층증착(Atomic Layer Deposition, 이하 ALD라 함) 방식으로 증착하거나, 저압화학기상증착(Low Pressure-Chemical Vapor Dposition, 이하 LP-CVD라 함) 방식으로 증착한다. Next, a second tungsten film 107 is deposited on the first tungsten film 106 using a low resistance gate electrode material. In this case, the second tungsten film 107 may be replaced with a tungsten nitride film or a titanium nitride film which is a low resistance material. Preferably, the second tungsten film 107 is deposited using atomic layer deposition (ALD), or low pressure-chemical vapor deposition (LP-CVD). Vapor deposition).

이는, ALD 및 LP-CVD 방식은 좁은 공간에서도 증착이 용이하게 이루어져 ALD 및 LP-CVD 방식을 이용하게 되면 좁은 공간을 매립하는 막의 막질이 매우 치밀하기 때문이다. 이에 따라, 제1 텅스텐막(106) 증착시 제1 텅스텐막(106) 상부 표면에 발생되었던 작은 구멍들이 제2 텅스텐막(107)에 의해 모두 매립되므로, 제1 텅스텐막(106) 표면의 구멍이 자연적으로 제거된다.This is because the ALD and LP-CVD methods are easy to deposit even in a narrow space, and when the ALD and LP-CVD methods are used, the film quality of the film filling the narrow space is very dense. Accordingly, since the small holes generated in the upper surface of the first tungsten film 106 when the first tungsten film 106 is deposited are filled by the second tungsten film 107, the holes on the surface of the first tungsten film 106. This is naturally removed.

이때, 제1 및 제2 텅스텐막(106, 107)의 총 두께는 기존의 텅스텐막(16, 도 1c 참조) 두께(H)와 동일해야 한다. 즉, 'H1'+'H2'='H'가 되어야 한다. 바람직하게는, 제1 및 제2 텅스텐막(106, 107)의 총 두께를 10으로 보았을 때, 제1 텅스텐막(106) 대비 제2 텅스텐막(107)의 두께 비율은 H1:H2=8:2 또는 9:1로 조절한다.In this case, the total thickness of the first and second tungsten films 106 and 107 should be the same as the thickness H of the existing tungsten film 16 (see FIG. 1C). That is, it must be 'H 1 ' + 'H 2 ' = 'H'. Preferably, when the total thickness of the first and second tungsten films 106 and 107 is 10, the thickness ratio of the first tungsten film 106 to the second tungsten film 107 is H 1 : H 2 = Adjust to 8: 2 or 9: 1.

또한, 제1 및 제2 텅스텐막(106, 107)은 시간 차 없이 연속적으로 증착이 이루어져야 한다. 이는, 제1 텅스텐막(106)과 제2 텅스텐막(107) 간의 계면이 산화되는 것을 최대한 방지하기 위함이다.In addition, the first and second tungsten films 106 and 107 should be deposited continuously without time difference. This is to prevent the oxidation of the interface between the first tungsten film 106 and the second tungsten film 107 as much as possible.

이어서, 도 3d에 도시된 바와 같이, 제2 텅스텐막(107) 상에 소정의 하드마스크 패턴(108)을 형성한다. 이때, 하드마스크 패턴(108)은 트랜지스터의 게이트 전극을 정의하기 위한 것으로 질화막 계열의 물질로 형성한다. 예컨대, 제2 텅스텐막(107) 상에 질화막을 증착한 후, 질화막 상에 반사방지막 및 포토레지스트를 차례로 도포한다. 이후, 포토마스크를 이용한 노광 및 현상공정을 실시하여 소정의 포토레지스트 패턴을 형성한 후, 이를 마스크로 반사방지막 및 질화막을 패터하여 하드마스크 패턴(108)을 형성한다.Subsequently, as illustrated in FIG. 3D, a predetermined hard mask pattern 108 is formed on the second tungsten film 107. In this case, the hard mask pattern 108 is to define a gate electrode of the transistor and is formed of a nitride film-based material. For example, after the nitride film is deposited on the second tungsten film 107, an antireflection film and a photoresist are sequentially applied on the nitride film. Subsequently, an exposure and development process using a photomask is performed to form a predetermined photoresist pattern, and then the antireflection film and the nitride film are patterned using the mask to form the hard mask pattern 108.

이어서, 도 3e에 도시된 바와 같이, 하드마스크 패턴(108)을 식각 마스크로 이용한 식각공정을 실시하여 제2 텅스텐막(107), 제1 텅스텐막(106), 베리어막(105) 및 폴리실리콘막(104)의 일부를 식각한다. 이로써, 폴리실리콘막(104) 상부에 제1 및 제2 텅스텐막(106, 107)이 적층된 구조의 게이트 전극(109)이 형성된다.Subsequently, as illustrated in FIG. 3E, an etching process using the hard mask pattern 108 as an etching mask is performed to form the second tungsten film 107, the first tungsten film 106, the barrier film 105, and the polysilicon. A portion of the membrane 104 is etched. As a result, a gate electrode 109 having a structure in which the first and second tungsten films 106 and 107 are stacked on the polysilicon film 104 is formed.

이러한 식각공정시에는 이미 제1 텅스텐막(106) 표면의 구멍이 제거된 상태이므로, 구멍에 의해 기판(100)이 손상될 우려는 없다. 이에 따라, 구멍에 의한 소자의 전기적 패일이 미연에 방지될 수 있다. In this etching process, since the hole on the surface of the first tungsten film 106 is already removed, the substrate 100 may not be damaged by the hole. Thus, electrical failure of the device by the holes can be prevented in advance.

이어서, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한 후, 세정공정을 실시하여 식각공정시 발생된 잔류물을 제거할 수 있다.Subsequently, a strip process may be performed to remove the photoresist pattern, and then a cleaning process may be performed to remove residues generated during the etching process.

본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 리세스 게이트에 적용하여 설명을 하였으나, 리세스 게이트를 제외한 평탄 타입(planar type)의 게이트 형성시에도 적용될 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In particular, in the exemplary embodiment of the present invention, the present invention has been described by applying to the recess gate, but may also be applied to the formation of a planar type gate except for the recess gate. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 기판 상부에 게이트 전극용 저저항 물질로 제1 도전막(예컨대, 텅스텐막)을 증착한 후, 제1 도전막 증착시 제1 도전막 표면에 발생된 작은 구멍들이 매립되도록 ALD 또는 LP-CVD 방식을 이용하여 제2 도전막(예컨대, 텅스텐막)을 증착한 다음, 이들을 식각하여 게이트 전극을 형성함으로써, 게이트 전극 형성을 위한 식각공정시 제1 도전막 증착시 발생된 작은 구멍들에 의해 기판이 손상되면서 소자의 전기적 패일이 발생되는 것을 미연에 방지할 수 있다. As described above, according to the present invention, after depositing a first conductive film (eg, tungsten film) with a low resistance material for a gate electrode on the substrate, the first conductive film is deposited on the surface of the first conductive film during deposition of the first conductive film. By depositing a second conductive film (eg, tungsten film) using ALD or LP-CVD method to fill the small holes, and then etching them to form a gate electrode, the first conductive film during the etching process for forming the gate electrode It is possible to prevent the occurrence of electrical failure of the device as the substrate is damaged by the small holes generated during the deposition.

Claims (9)

기판 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate; 상기 게이트 절연막 상에 폴리실리콘막을 증착하는 단계;Depositing a polysilicon film on the gate insulating film; 상기 폴리실리콘막 상에 베리어막을 순차적으로 증착하는 단계;Sequentially depositing a barrier film on the polysilicon film; 상기 베리어막 상에 제1 도전막을 증착하는 단계;Depositing a first conductive film on the barrier film; 상기 제1 도전막 상에 상기 제1 도전막 증착시 상기 제1 도전막 표면에 발생된 구멍이 매립되도록 제2 도전막을 증착하는 단계; 및Depositing a second conductive film such that a hole generated in the surface of the first conductive film is filled when the first conductive film is deposited on the first conductive film; And 하드마스크 패턴을 식각장벽으로 상기 제2, 제1 도전막, 상기 베리어막을 식각하고 연속해서 상기 폴리실리콘막을 일부 식각하여 게이트 전극을 형성하는 단계Etching the second, first conductive layer, and the barrier layer using an hard mask pattern as an etch barrier, and subsequently forming a gate electrode by partially etching the polysilicon layer. 를 포함하는 반도체 소자의 트랜지스터 형성방법.Transistor formation method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 게이트 절연막을 형성하는 단계 전,Before forming the gate insulating film, 상기 기판 내에 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And forming a trench in the substrate. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And the first and second conductive films are made of the same material. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 텅스텐 나이트라이드, 티타늄 나이트라이드 및 텅스텐 중 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And the first and second conductive films are made of any one of tungsten nitride, titanium nitride, and tungsten. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제1 도전막은 물리적 기상증착 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And forming the first conductive layer by physical vapor deposition. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전막은 원자층증착 방식 또는 저압 화학기상증착 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And the second conductive film is deposited by atomic layer deposition or low pressure chemical vapor deposition. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전막을 증착하는 단계와 상기 제2 도전막을 증착하는 단계는 시간 차 없이 연속적으로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And depositing the first conductive layer and depositing the second conductive layer are performed continuously without time difference. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 총 두께를 10으로 보았을때, 그 두께 비율을 제1 도전막:제2 도전막=8:2 또는 9:1로 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.When the total thickness of the first and second conductive films is 10, the thickness ratio of the first conductive film and the second conductive film is set to first conductive film: second conductive film = 8: 2 or 9: 1.
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