KR20060042499A - Method for forming the gate electrode of recess gate - Google Patents

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Abstract

본 발명은 고집적화에 따른 디램 셀의 채널 길이를 증가시키기 위해 활성 영역의 기판에 형성된 트렌치로 인한 단차로 인하여 굴곡을 가지는 제1 전극 위에 바로 PVD 스퍼터링을 이용하여 제2 전극을 형성함으로써, 굴곡을 가지는 제1 전극의 평탄화 공정을 생략하여 공정을 단순화하는 동시에 제1 전극을 노출하는 보이드를 제거하여 소자의 제조 수율을 향상 시키는 리세스 게이트의 게이트 전극 형성 방법에 관한 것이다.
According to the present invention, a second electrode is formed by directly using PVD sputtering on a curved first electrode due to a step due to a trench formed in a substrate of an active region in order to increase the channel length of the DRAM cell according to high integration. The present invention relates to a method of forming a gate electrode of a recess gate, which simplifies the process by eliminating the planarization of the first electrode and at the same time removes voids exposing the first electrode to improve the manufacturing yield of the device.

리세스게이트, 게이트전극, 트렌치, 단차, PVD, 보이드Recess gate, gate electrode, trench, step, PVD, void

Description

리세스 게이트의 게이트 전극 제조 방법{Method for forming the gate electrode of recess gate} Method for forming a gate electrode of a recess gate {Method for forming the gate electrode of recess gate}             

도 1은 종래 기술에 따른 리세스 게이트를 갖는 트랜지스터의 문제점을 설명하기 위해 나타낸 사진이다.1 is a photograph illustrating a problem of a transistor having a recess gate according to the related art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 게이트 전극 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
2A through 2E are cross-sectional views sequentially illustrating a method of manufacturing a gate electrode of a transistor having a recess gate according to an exemplary embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 110 : 소자 분리막100 semiconductor substrate 110 device isolation film

120 : 트렌치 125 : 감광막 패턴120: trench 125: photosensitive film pattern

130 : 게이트 산화막 140 : 게이트 패턴130: gate oxide film 140: gate pattern

141 : 제1 전극 142 : 제2 전극141: first electrode 142: second electrode

143 : 게이트 전극 150 : 미세 보이드

143 gate electrode 150 fine void

본 발명은 리세스 게이트를 가지는 트랜지스터에 관한 것으로, 보다 상세하게는 다층 구조의 게이트 전극 형성 공정 시, 서로의 계면 접촉 불량을 방지하는 동시에 제조 공정을 단순화하여 제조 수율을 향상시킬 수 있는 리세스 게이트의 게이트 전극 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor having a recess gate, and more particularly, in a multi-layered gate electrode forming process, a recess gate capable of preventing poor interface contact with each other and at the same time simplifying the manufacturing process to improve manufacturing yield. It relates to a gate electrode manufacturing method of the.

현재 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.As the design rule of the device is reduced due to the high integration of DRAM cells, the size of the cell transistor is reduced and the channel length of the transistor is also shortened. As the channel length becomes shorter, the short-channel effect of the transistor is deepened to reduce the threshold voltage.

이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다. Accordingly, in order to prevent the threshold voltage from decreasing due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the doping concentration of the channel.

그러나, 이러한 채널 도핑 농도의 증가는 인접하는 정션에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 셀의 리프레쉬 특성을 악화시키는 문제가 있다.However, such an increase in channel doping concentration causes a problem of electric field concentration at adjacent junctions and increases leakage current, thereby degrading the refresh characteristics of the DRAM cell.

따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.Therefore, in recent years, researches on transistors having recess gates have been concentrated in order to solve this problem.

도 1은 종래 기술에 따른 리세스 게이트를 갖는 트랜지스터의 문제점을 설명 하기 위해 나타낸 사진이다. 여기서, 도 1의 (A)는 리세스 게이트를 갖는 트랜지스터의 전반적인 구조를 나타낸 도면이고, 도 1의 (B)는 리세스 게이트의 게이트 전극을 형성하기 위해 제1 전극 형성물질과 제2 전극 형성 물질을 CVD 방법에 의해 순차 적층한 상태를 나타낸 도면이다.1 is a photograph illustrating a problem of a transistor having a recess gate according to the related art. Here, FIG. 1A is a view showing the overall structure of a transistor having a recess gate, and FIG. 1B is a view of forming a first electrode forming material and a second electrode to form a gate electrode of a recess gate. It is a figure which shows the state which laminated | stacked the substance sequentially by the CVD method.

도 1의 (A)에 도시한 바와 같이, 종래의 리세스 게이트를 갖는 트랜지스터는 소자 분리막(110)에 의해 활성 영역과 비활성 영역으로 구분된 실리콘 기판(100)의 활성 영역에 위치하는 복수의 트렌치(Trench) 위에 각각 형성되어 있으며, 게이트 산화막(130)과 게이트 전극(143) 및 마스크용 질화막(146)이 순차 적층되어 이루어진 게이트 패턴(140)과, 상기 게이트 패턴(140)의 양옆에 위치하는 기판(100) 내에 형성되어 있는 정션인 소오스/드레인(도시하지 않음)을 포함한다. 특히, 게이트 전극(143)은 폴리 실리콘막(141) 및 텅스텐실리사이드막(142)이 순차 적층되어 있는 구조를 가진다As shown in FIG. 1A, a transistor having a conventional recess gate includes a plurality of trenches positioned in an active region of a silicon substrate 100 divided into an active region and an inactive region by the device isolation layer 110. A gate pattern 140 formed on the trench, and formed by sequentially stacking the gate oxide film 130, the gate electrode 143, and the mask nitride film 146, and located on both sides of the gate pattern 140. A source / drain (not shown) that is a junction formed in the substrate 100 is included. In particular, the gate electrode 143 has a structure in which the polysilicon film 141 and the tungsten silicide film 142 are sequentially stacked.

즉, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 게이트 패턴(140) 아래에 위치하는 트렌치의 프로파일을 따라 채널의 길이가 길게 형성됨으로써, 채널 도핑 농도를 증가시키는 것을 방지하여 정션에서의 전계 집중 현상의 발생을 차단하고, GIDL(Gate Induced Drain Leakage) 등 누설 전류를 감소시키는 이점이 있다.That is, a transistor having a recess gate manufactured according to the related art has a length of a channel formed along a profile of a trench positioned under the gate pattern 140, thereby preventing an increase in channel doping concentration, thereby preventing an electric field at a junction. It has the advantage of preventing the occurrence of concentration phenomenon and reducing leakage current such as gate induced drain leakage (GIDL).

한편, 이와 같은 종래의 리세스 게이트를 갖는 트랜지스터는 게이트 전극의 저항을 낮추기 위해 폴리 실리콘막 뿐만 아니라 CVD 방법을 이용하여 폴리실리콘막과 텅스텐 실리사이드막을 순차 적층하여 다층 구조의 게이트 전극을 형성하였다. On the other hand, in the transistor having the conventional recess gate, a polysilicon film and a tungsten silicide film are sequentially stacked using a CVD method as well as a polysilicon film to form a gate electrode having a multilayer structure in order to lower the resistance of the gate electrode.                         

그런데, 종래 기술에 따른 리세스 게이트는 채널의 길이를 증가시키기 위해 활성 영역의 기판에 형성되어 있는 트렌치의 단차로 인하여, 그 위에 다층의 게이트 전극 중 제1 전극인 폴리 실리콘막(141)을 CVD 방법으로 형성하게 되면, 단차 부분에서 심한 굴곡을 가진다.However, the recess gate according to the prior art CVD the polysilicon film 141, which is the first electrode of the multilayer gate electrodes, on the substrate due to the step difference of the trench formed in the substrate of the active region to increase the length of the channel. When formed by the method, it has severe bending in the stepped portion.

그러나, 상기와 같이 폴리 실리콘막(141)이 단차 부분에서 심한 굴곡을 가지게 되면, 그 굴곡으로 인하여 그 위에 CVD 방법에 의해 형성되는 제2 전극인 텅스텐 실리사이드막(142) 또한, 굴곡 부분에 텅스텐 실리사이드막(142)이 매립되지 않는 보이드(void) 현상이 발생하는 문제가 있다. 특히, 도 1 (B)의 "P"에 나타낸 바와 같이, 보이드가 텅스텐 실리사이드막(142)을 단락시킬 만큼 크게 발생하였을 경우에는 게이트 패턴 위로 떨어지는 비트라인 콘택의 급격한 증가와 게이트 패턴의 표면 저항을 극도로 증가시키는 문제가 있다. However, when the polysilicon film 141 has severe bending at the stepped portion as described above, the tungsten silicide film 142, which is the second electrode formed by the CVD method due to the bending, also has tungsten silicide at the curved portion. There is a problem that a void phenomenon occurs in which the film 142 is not embedded. In particular, as shown by " P " in FIG. 1B, when the void is large enough to short-circuit the tungsten silicide film 142, the sharp increase in the bit line contact falling on the gate pattern and the surface resistance of the gate pattern are suppressed. There is a problem of extremely increasing.

그래서, 종래에는 이와 같은 보이드 현상을 제거하기 위해 텅스텐 실리사이드막 증착 전에 굴곡을 가지는 폴리 실리콘막을 평탄화하는 화학기계적 연마 공정을 추가적으로 실시하여 보이드의 생성을 방지하였다. Therefore, conventionally, in order to eliminate such voiding, a chemical mechanical polishing process of flattening a polysilicon film having a curvature prior to deposition of a tungsten silicide film was further performed to prevent generation of voids.

그러나, 이는 게이트 전극을 형성하기 위한 공정의 전반적인 제조 시간을 증가시키기 때문에 게이트 전극을 포함하는 소자의 제조 수율을 감소시키는 문제가 있다.
However, this increases the overall manufacturing time of the process for forming the gate electrode and thus has a problem of reducing the manufacturing yield of devices including the gate electrode.

따라서, 본 발명이 이루고자 하는 기술적 과제는 리세스 게이트를 갖는 트랜 지스터의 게이트 전극을 다층으로 형성하되, 하부 리세스 채널 형성을 위한 트렌치의 단차에 의해 굴곡을 가지는 제1 전극 위에 PVD 방법으로 제2 전극을 형성하여 보이드의 생성을 최소화하여 보이드로 인한 소자의 불량을 방지하는 동시에 공정을 단순화할 수 있는 리세스 게이트의 게이트 전극 제조 방법을 제공하는 데 있다.
Accordingly, a technical object of the present invention is to form a plurality of gate electrodes of a transistor having a recess gate in a multi-layer, and a second method using the PVD method on the first electrode having the curvature due to the step difference of the trench for forming the lower recess channel. The present invention provides a method of manufacturing a gate electrode of a recess gate that minimizes generation of voids to prevent voids of a device due to voids and simplifies the process.

상기한 목적을 달성하기 위해 본 발명은 실리콘 기판을 활성 영역과 비활성 영역으로 구분하는 소자분리막을 형성하는 단계와, 상기 실리콘 기판의 활성 영역 내에 소정 깊이를 가지는 복수의 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 기판 전면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 기판 위에 상기 트렌치가 매립되도록 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막 위에 PVD 스퍼터링 방법으로 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 위에 게이트 영역을 정의하는 하드 마스크를 형성하는 단계 및 상기 하드 마스크를 식각 마스크로 상기 텅스텐 실리사이드막 및 폴리 실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 리세스 게이트의 게이트 전극 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming an isolation layer for dividing a silicon substrate into an active region and an inactive region, forming a plurality of trenches having a predetermined depth in an active region of the silicon substrate, Forming a gate oxide film on the entire surface of the substrate on which the trench is formed, forming a polysilicon film to fill the trench on the substrate on which the gate oxide film is formed, and depositing a tungsten silicide film on the polysilicon film by PVD sputtering; Forming a gate electrode on the tungsten silicide layer, and forming a gate electrode by etching the tungsten silicide layer and the polysilicon layer using the hard mask as an etch mask. Manufacturing method The ball.

여기서, 상기 폴리 실리콘막은 CVD 방법을 이용하여 형성하는 것이 바람직하다.
Here, the polysilicon film is preferably formed using the CVD method.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 리세스 게이트의 게이트 전극 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a gate electrode of a recess gate according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트의 게이트 전극 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2E are cross-sectional views sequentially illustrating a method of manufacturing a gate electrode of a recess gate according to an exemplary embodiment of the present invention.

우선, 도 2a에 도시한 바와 같이, STI 공정을 진행하여 기판(100) 내에 활성 영역을 정의하는 소자 분리막(110)을 형성한다. First, as shown in FIG. 2A, an STI process is performed to form an isolation layer 110 that defines an active region in the substrate 100.

한편, 통상의 STI 공정은 소자 분리막(110)과 활성 영역과의 경계면에 후술하는 고온의 게이트 산화막 형성 공정으로 인해 소자 분리막 속에 함유된 산소 도펀트가 인접하는 활성 영역으로 침투하는 것을 방지하기 위해 라이너 질화막(도시하지 않음)을 형성하였다.On the other hand, the conventional STI process is a liner nitride film to prevent the oxygen dopant contained in the device isolation layer penetrates into the adjacent active region due to the high temperature gate oxide film formation process described later on the interface between the device isolation layer 110 and the active region. (Not shown) was formed.

그러나, 이는 최근 소자가 고집적화됨에 따라 작아지고 있는 채널로 인하여 리프레쉬 특성이 열화되는 것을 방지하기 위함이였으며, 본 발명의 실시예에 따른 리세스 게이트는 후술하는 트렌치의 프로파일을 통해 충분히 긴 채널을 가지기 때문에 생략 가능하다. 또한, 그로 인해 본 발명에 따른 소자를 형성하기 위한 전반 적인 제조 공정을 단순화하여 소자의 제조 수율을 향상시킬 수 있다.However, this is to prevent the deterioration of the refresh characteristics due to the channel which is becoming smaller as the device is recently integrated, and the recess gate according to the embodiment of the present invention has a channel long enough through the profile of the trench described later. This can be omitted. In addition, it is thereby possible to simplify the overall manufacturing process for forming the device according to the present invention to improve the manufacturing yield of the device.

그런 다음, 도 2b에 도시한 바와 같이, 상기 활성 영역의 실리콘 기판(100) 위에 게이트 형성 영역을 정의하는 마스크 패턴(125)을 형성한다. 마스크 패턴(125)은 실리콘 기판(100) 위에 활성 영역의 게이트 형성 영역을 정의하는 동시에 실리콘 기판(100) 내에 트렌치를 형성하기 위한 식각 마스크 역할을 한다.Next, as shown in FIG. 2B, a mask pattern 125 defining a gate formation region is formed on the silicon substrate 100 of the active region. The mask pattern 125 defines an gate forming region of the active region on the silicon substrate 100 and serves as an etching mask for forming a trench in the silicon substrate 100.

그리고, 상기 마스크 패턴(125)을 식각 마스크로 실리콘 기판(100)을 소정 깊이 식각하여 복수의 트렌치(120)를 형성한다.The silicon substrate 100 is etched to a predetermined depth using the mask pattern 125 as an etch mask to form a plurality of trenches 120.

이어, 도 2c에 도시한 바와 같이, 상기 마스크 패턴(125)을 제거한 다음, 기판(100) 전면에 게이트 산화막(130)을 형성한 다음 그 위에 폴리 실리콘막(141)을 형성한다. 이때, 상기 폴리 실리콘막(141)은 상기 트렌치(120)가 매립되도록 CVD 방법을 이용하여 두껍게 증착한다.Subsequently, as shown in FIG. 2C, after removing the mask pattern 125, a gate oxide layer 130 is formed on the entire surface of the substrate 100, and then a polysilicon layer 141 is formed thereon. In this case, the polysilicon layer 141 is thickly deposited using the CVD method so that the trench 120 is buried.

한편, 상기 폴리 실리콘막(141)은 하부 트렌치(120)로 인한 기판(100) 표면의 단차로 인하여 트렌치(120)와 대응하는 부분에서 "Q"와 같이, 움푹 파이는 현상의 굴곡 프로파일을 가진다. On the other hand, the polysilicon layer 141 has a bending profile of a dent, such as "Q" in a portion corresponding to the trench 120 due to the step of the surface of the substrate 100 due to the lower trench 120. .

그런 다음, 도 2d에 도시한 바와 같이, 상기 폴리 실리콘막(141) 위에 PVD 스퍼터링 방법을 이용하여 텅스텐 실리사이드막(142)을 소정 두께 형성한다. Then, as illustrated in FIG. 2D, a tungsten silicide film 142 is formed on the polysilicon film 141 by using a PVD sputtering method.

보다 상세하게, 본 발명의 실시예에 따른 텅스텐 실리사이드막(142)은 굴곡을 가지는 폴리 실리콘막(141) 위에 콤파운드 타겟(compound target)을 이용한 PVD 스퍼터링 방법을 이용하여 형성한다. 이때, PVD 방법을 이용한 텅스텐 실리사이드막(142)의 스텝 커버리지는 우수하지는 않으나, 폴리 실리콘막(141)의 굴곡진 부분 에서 보이드를 실링(sealing)하고, 곧바로 표면까지 증착되어 굴곡 부분에서 텅스텐 실리사이드막(142)이 단락되는 현상을 방지할 수 있다. More specifically, the tungsten silicide film 142 according to the embodiment of the present invention is formed on the polysilicon film 141 having a bend by using a PVD sputtering method using a compound target. At this time, the step coverage of the tungsten silicide film 142 using the PVD method is not excellent, but the voids are sealed at the curved portions of the polysilicon film 141 and are immediately deposited to the surface to be tungsten silicide films at the curved portions. The phenomenon that 142 is short-circuited can be prevented.

즉, 폴리실리콘막(141)의 굴곡진 부분에서만 미세 보이드(150)를 형성하고는 있으나, 텅스텐 실리사이드막(142)의 상부 표면으로 들어나지 않기 때문에 종래 문제점인 비트라인 콘택의 증가와 게이트 패턴의 표면 저항의 증가를 방지할 수 있다. That is, although the fine voids 150 are formed only in the curved portions of the polysilicon layer 141, they do not enter the upper surface of the tungsten silicide layer 142. The increase in surface resistance can be prevented.

또한, 본 발명에 실시예에 따라 형성된 텅스텐 실리사이드막(142)은 텅스텐 실리사이드막(142)을 단락시키는 큰 보이드의 생성을 방지함으로써, 종래 큰 보이드의 생성을 방지하기 위해 하부 표면의 굴곡을 제거하는 평탄화 공정을 생략하는 것이 가능하다. In addition, the tungsten silicide film 142 formed according to the embodiment of the present invention prevents the generation of large voids that short-circuit the tungsten silicide film 142, thereby removing the curvature of the lower surface in order to prevent the generation of large voids. It is possible to omit the planarization process.

그런 다음, 도 2e에 도시한 바와 같이, 상기 텅스텐 실리사이드막(142) 위에 게이트 영역을 정의하는 하드 마스크(146)를 형성한 다음, 이를 식각 마스크로 텅스텐 실리사이드막(142)과 폴리 실리콘막(141)을 식각하여 게이트 전극(143)을 형성한다. Next, as shown in FIG. 2E, a hard mask 146 defining a gate region is formed on the tungsten silicide layer 142, and then the tungsten silicide layer 142 and the polysilicon layer 141 are formed as an etching mask. ) Is etched to form the gate electrode 143.

즉, 게이트 패턴(140)은 게이트 전극(143)과 마스크용 질화막(146)이 순차 적층되어 있는 구조를 가지며, 그 중 게이트 전극(143)은 폴리 실리콘막(141) 및 텅스텐 실리사이드막(142)이 순차 적층되어 이루어진다.That is, the gate pattern 140 has a structure in which the gate electrode 143 and the mask nitride film 146 are sequentially stacked, and the gate electrode 143 includes the polysilicon film 141 and the tungsten silicide film 142. This is made by stacking sequentially.

앞서 설명한 바와 같이, 본 발명에 따른 게이트 전극 제조 방법은 종래 기술에 따른 게이트 전극 제조 방법 즉, CVD 방법을 이용하여 텅스텐 실리사이드막을 형성하는 것과는 달리 PVD 스퍼터링 방법을 이용하여 텅스텐 실리사이드막을 형성 하여 보이드의 크기를 최소화함으로써, 보이드의 생성을 방지하기 위한 평탄화 공정을 생략할 수 있다. 이에 따라, 게이트 전극을 포함하는 리세스 게이트의 전반적인 제조 공정을 단순화하는 것이 가능하다.As described above, the gate electrode manufacturing method according to the present invention is different from the gate electrode manufacturing method according to the prior art, that is, the CVD method to form a tungsten silicide film using a PVD sputtering method to form a tungsten silicide film by using the size of the void By minimizing, the planarization process for preventing the generation of voids can be omitted. Accordingly, it is possible to simplify the overall manufacturing process of the recess gate including the gate electrode.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 굴곡을 가지는 제1 전극 위에 형성하는 제2 전극을 PVD 스퍼터링 방법에 의해 형성함으로써, 보이드의 크기를 최소화할 수 있다.As described above, the present invention can minimize the size of the void by forming the second electrode formed on the curved first electrode by the PVD sputtering method.

또한, 보이드를 최소화하여 보이드로 인한 불량을 방지할 수 있기 때문에 보이드의 생성을 최소화하기 위한 제1 전극 표면의 평탄화 공정을 생략하여 전반적인 소자의 제조 공정을 단순화하며, 그로 인해 소자의 제조 수율을 향상시킬 수 있다.In addition, since voids can be minimized to prevent defects caused by voids, the planarization process of the first electrode surface to minimize the generation of voids is omitted, thereby simplifying the overall manufacturing process of the device, thereby improving the manufacturing yield of the device. You can.

Claims (2)

실리콘 기판을 활성 영역과 비활성 영역으로 구분하는 소자분리막을 형성하는 단계와,Forming an isolation layer that divides the silicon substrate into an active region and an inactive region; 상기 실리콘 기판의 활성 영역 내에 소정 깊이를 가지는 복수의 트렌치를 형성하는 단계와,Forming a plurality of trenches having a predetermined depth in an active region of the silicon substrate; 상기 트렌치가 형성된 기판 전면에 게이트 산화막을 형성하는 단계와,Forming a gate oxide film on an entire surface of the substrate on which the trench is formed; 상기 게이트 산화막이 형성된 기판 위에 상기 트렌치가 매립되도록 폴리 실리콘막을 형성하는 단계와,Forming a polysilicon film on the substrate on which the gate oxide film is formed to fill the trench; 상기 폴리 실리콘막 위에 PVD 스퍼터링 방법으로 텅스텐 실리사이드막을 증착하는 단계와,Depositing a tungsten silicide film on the polysilicon film by PVD sputtering; 상기 텅스텐 실리사이드막 위에 게이트 영역을 정의하는 하드 마스크를 형성하는 단계 및 Forming a hard mask on the tungsten silicide layer, the hard mask defining a gate region; 상기 하드 마스크를 식각 마스크로 상기 텅스텐 실리사이드막 및 폴리 실리콘막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 리세스 게이트의 게이트 전극 제조 방법.Forming a gate electrode by etching the tungsten silicide layer and the polysilicon layer using the hard mask as an etch mask. 제1항에 있어서,The method of claim 1, 상기 폴리 실리콘막은 CVD 방법을 이용하여 형성하는 리세스 게이트의 게이트 전극 제조 방법.And the polysilicon film is formed using a CVD method.
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