KR100568754B1 - Transistor and forming method thereof - Google Patents

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Abstract

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 제한된 너비 내에서 활성 영역의 표면적을 증가시켜 디램 셀의 리프레쉬 특성을 향상 시킬 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor and a method of manufacturing the same that can improve the refresh characteristics of the DRAM cell by increasing the surface area of the active region within a limited width.

본 발명에 따른 트랜지스터는 반도체 기판 내에 소정 깊이를 가지고 형성되어 있으며, 활성 영역과 비활성 영역을 정의하고 있는 소자분리막과, 소자분리막이 형성된 기판 위에 일방향으로 길게 형성되어 있는 게이트 라인과, 게이트 라인과 접하는 기판의 활성 영역 표면을 따라 형성되어 있는 채널 영역을 포함하고, 소자 분리막의 상부 높이는 기판의 활성 영역의 상부 높이보다 낮게 형성되어 소자 분리막과 기판의 활성 영역 간에 소정의 단차를 가진다.A transistor according to the present invention is formed in a semiconductor substrate with a predetermined depth, and includes a device isolation film defining active and inactive regions, a gate line extending in one direction on a substrate on which the device isolation film is formed, and contacting the gate line. And a channel region formed along the surface of the active region of the substrate, wherein the upper height of the device isolation layer is formed to be lower than the upper height of the active region of the substrate to have a predetermined step between the device isolation layer and the active region of the substrate.

활성영역, 유효채널, 면적, 전류량, 리프레쉬Active area, effective channel, area, current amount, refresh

Description

트랜지스터 및 그 제조 방법{Transistor and forming method thereof} Transistor and manufacturing method thereof             

도 1은 일반적인 트랜지스터의 레이아웃도이다.1 is a layout diagram of a general transistor.

도 2는 종래 기술에 따른 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a structure of a transistor according to the prior art, and is taken along a line II ′ of FIG. 1.

도 3은 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.3 is a cross-sectional view illustrating a structure of a transistor according to an exemplary embodiment of the present invention, and is taken along the line II ′ of FIG. 1.

도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 도면들로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.4A through 4F are cross-sectional views taken along line II ′ of FIG. 1 to illustrate a method of manufacturing a transistor according to a first exemplary embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 나타낸 중간 공정 단도면 및 그의 평면도이다.FIG. 5 is an intermediate process cross-sectional view and a plan view thereof for explaining the method of manufacturing the transistor according to the second embodiment of the present invention. FIG.

도 6a 내지 도 6f는 본 발명의 제3 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 도면들로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.6A through 6F are cross-sectional views taken along line II ′ of FIG. 1 to illustrate a method of manufacturing a transistor according to a third exemplary embodiment of the present invention.

- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-

100 : 반도체 기판 110 : 소자 분리막100 semiconductor substrate 110 device isolation film

120 : 트렌치 122 : 패드 산화막120: trench 122: pad oxide film

124 : 패드 질화막 130 : 게이트 라인124: pad nitride film 130: gate line

140 : 갭필 산화막 143 : 제1 갭필 산화막140: gap fill oxide film 143: first gap fill oxide film

147 : 제2 갭필 산화막 150 : 식각 정지막147: second gapfill oxide film 150: etch stop film

160 : 차단 마스크160: blocking mask

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 활성 영역의 표면적을 증가시켜 디램 셀의 리프레쉬 특성을 향상 시킬 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor capable of improving the refresh characteristics of a DRAM cell by increasing the surface area of the active region and a method of manufacturing the same.

현재 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)가 심화되어 문턱 전압을 감소시킨다.As the design rule of the device is reduced due to the high integration of DRAM cells, the size of the cell transistor is reduced and the channel length of the transistor is also shortened. As the channel length becomes shorter, the short-channel effect of the transistor is intensified to reduce the threshold voltage.

이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다.Accordingly, in order to prevent the threshold voltage from decreasing due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the doping concentration of the channel.

그러나, 이러한 채널 도핑 농도의 증가는 고농도로 이루어진 소오스/드레인 접합부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 셀의 리프레쉬 특성을 악화시키는 문제가 있다.However, such an increase in channel doping concentration causes a problem of electric field concentration at a high concentration source / drain junction and increases leakage current, thereby degrading the refresh characteristics of the DRAM cell.

이하, 첨부한 도면을 참고로 하여, 상기와 같은 종래 기술의 문제를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the problems of the prior art as described above.

도 1은 일반적인 트랜지스터의 레이아웃도이고, 도 2는 종래 기술에 따른 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.FIG. 1 is a layout diagram of a general transistor, and FIG. 2 is a cross-sectional view illustrating a structure of a transistor according to the prior art, and is taken along the line II ′ of FIG. 1.

도 1 및 도 2에 도시한 바와 같이, 종래 기술에 따른 트랜지스터는 결정방향이 100인 반도체 기판(100)과, 상기 반도체 기판(100)에 활성 영역과 소자 분리 영역을 정의하는 소자 분리막(110) 및 상기 소자 분리막(110)이 형성된 반도체 기판(100) 위에 일방향으로 길게 형성되어 있으며, 게이트 산화막(133) 및 게이트 전극(136)이 순차 적층되어 이루어진 게이트 라인(130)을 포함한다. 이때, 상기 게이트 라인(130)은 소자 분리 영역과 활성 영역을 교번하여 중첩하고 있다.As shown in FIGS. 1 and 2, a transistor according to the prior art includes a semiconductor substrate 100 having a crystal direction of 100 and an isolation layer 110 defining an active region and an isolation region of the semiconductor substrate 100. And a gate line 130 formed long in one direction on the semiconductor substrate 100 on which the device isolation layer 110 is formed, and in which the gate oxide layer 133 and the gate electrode 136 are sequentially stacked. In this case, the gate line 130 alternately overlaps the device isolation region and the active region.

그러나, 이와 같은 종래의 트랜지스터는 게이트 라인(130) 아래에 위치하는 활성 영역의 프로파일을 따라 채널 영역(W)을 형성하는 바, 반도체 소자의 고집적화로 인하여 활성 영역의 면적이 점점 감소하게 되면, 채널 영역(W)의 면적 또한 감소한다. 이와 같이, 채널 영역(W)의 면적이 감소하게 되면, 이를 통해 흐르는 전류량이 감소하게 되어 트랜지스터의 구동 능력을 낮추고, 디램 셀의 리프레쉬 특성을 감소시키는 문제가 있다.However, such a conventional transistor forms the channel region W along the profile of the active region under the gate line 130. If the area of the active region is gradually reduced due to the high integration of the semiconductor device, the channel The area of the area W is also reduced. As such, when the area of the channel region W is reduced, the amount of current flowing through the channel is reduced, thereby lowering the driving capability of the transistor and reducing the refresh characteristics of the DRAM cell.

이와 같은 문제를 해결하는 방안으로 종래에는 트랜지스터의 채널 영역을 3차원 구조로 형성하는 방법들을 제시하고 있고, 대표적인 예로는 함몰형 채널 영역을 가지는 Fin형 트랜지스터가 있다.In order to solve such a problem, conventionally, methods for forming a channel region of a transistor in a three-dimensional structure have been proposed. A typical example is a Fin-type transistor having a recessed channel region.

Fin형 트랜지스터는 반도체 기판 내에 형성되어 있는 소정 깊이의 트렌치와 그 위에 일부분 중첩되어 있는 게이트 라인로 이루어지는 바, 상기 트렌치에 의해 채널 영역의 유효 길이를 확보하여 소자의 고집적화로 인한 단채널 마진 측면에 있어서 유리하다.The fin transistor is formed of a trench having a predetermined depth formed in a semiconductor substrate and a gate line partially overlapped thereon. The trench forms an effective length of a channel region by the trench, so that the fin transistor has a short channel margin due to high integration of the device. It is advantageous.

그러나, 일반적인 트랜지스터와 동일한 문턱 전압으로 제작할 경우에는 실질적인 구동 전류에 있어서 소자 특성을 개선하기 어려운 문제가 있다. 이는 채널 영역으로 사용되는 트렌치 내면이 트렌치를 형성하기 위한 식각 공정에 의해서 손상을 받았기 때문이며, 보다 큰 이유는 트렌치가 형성된 반도체 기판이 결정방향이 100인 실리콘 기판으로 이루어져 있는 바, 트렌치의 수직면에 형성되는 측벽 채널에서 캐리어의 유동성 감소를 피할 수 없기 때문이다.However, when fabricating at the same threshold voltage as a general transistor, there is a problem in that it is difficult to improve device characteristics in actual driving current. This is because the inner surface of the trench used as the channel region is damaged by the etching process for forming the trench. A larger reason is that the semiconductor substrate having the trench is formed of a silicon substrate having a crystal direction of 100, which is formed on the vertical surface of the trench. This is because a decrease in the fluidity of the carrier in the side wall channel is inevitable.

따라서, 본 발명이 이루고자 하는 기술적 과제는 소자의 고집적화로 인하여 제한된 너비를 가지는 활성 영역의 표면적을 증가시켜 채널 영역의 면적을 증가시킴으로써, 고집적화에 따른 디램 셀의 리프레쉬 특성을 개선하도록 하는 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
Therefore, the technical problem to be achieved by the present invention is to increase the surface area of the active region having a limited width due to the high integration of the device to increase the area of the channel region, the transistor to improve the refresh characteristics of the DRAM cell according to the high integration and its fabrication To provide a way.

상기한 목적을 달성하기 위해 본 발명은 반도체 기판 내에 소정 깊이를 가지고 형성되어 있으며, 활성 영역과 비활성 영역을 정의하는 소자분리막과, 상기 소자분리막이 형성된 기판 위에 일방향으로 길게 형성되어 있는 게이트 라인과, 상기 게이트 라인과 접하는 상기 기판의 활성 영역 표면을 따라 형성되어 있는 채널 영역을 포함하고, 상기 소자 분리막의 상부 높이는 상기 기판의 활성 영역의 상부 높이보다 낮게 형성되어 상기 소자 분리막과 상기 기판의 활성 영역 간에 소정의 단차를 가지는 트랜지스터를 마련한다.In order to achieve the above object, the present invention is formed in a semiconductor substrate having a predetermined depth, an isolation layer defining an active region and an inactive region, a gate line formed long in one direction on the substrate on which the isolation layer is formed; A channel region formed along a surface of an active region of the substrate in contact with the gate line, wherein an upper height of the device isolation layer is lower than an upper height of an active region of the substrate, thereby forming a gap between the device isolation layer and the active region of the substrate. A transistor having a predetermined step is provided.

여기서, 상기 반도체 기판은 결정방향이 110인 실리콘 기판으로 이루어지는 것이 바람직하며, 이에 따라, 상기 소자 분리막과 상기 기판의 활성 영역 간에 발생한 단차에 의해 드러나는 활성 영역의 측벽 채널에서 캐리어의 유동성을 증가시킬 수 있다.Here, the semiconductor substrate is preferably made of a silicon substrate having a crystal direction of 110, thereby increasing the fluidity of the carrier in the sidewall channel of the active region exposed by the step generated between the device isolation layer and the active region of the substrate. have.

상기한 다른 목적을 달성하기 위해 본 발명은 반도체 기판에 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와, 상기 트렌치를 갭필 산화막으로 매립하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 소정 두께 제거하여 상기 트렌치의 상부 측벽 일부분을 드러내는 단계와, 상기 트렌치의 상부 측벽 일부분이 드러난 기판 위에 게이트 라인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming a device isolation region in a semiconductor substrate, forming a device isolation film by filling the trench with a gapfill oxide film, and removing the device isolation film by a predetermined thickness. Thereby exposing a portion of the upper sidewall of the trench, and forming a gate line on the substrate on which the portion of the upper sidewall of the trench is exposed.

또한, 상기한 다른 목적을 달성하기 위해 본 발명은 반도체 기판에 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와, 상기 트렌치를 갭필 산화막으로 매 립하여 소자 분리막을 형성하는 단계와, 게이트 라인 형성 영역을 제외한 나머지 영역의 상기 소자 분리막을 가리는 차단 마스크를 형성하는 단계와, 상기 차단 마스크를 식각 마스크로 상기 소자 분리막을 소정 두께 제거하여 상기 트렌치의 상부 측벽 일부분을 드러내는 단계와, 상기 차단 마스크를 제거하는 단계와, 상기 트렌치의 상부 측벽 일부분이 드러난 기판 위에 게이트 라인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 마련한다.In addition, to achieve the above object another object of the present invention is to form a trench defining a device isolation region in the semiconductor substrate, to form a device isolation film by filling the trench with a gap-fill oxide film, the gate line forming region Forming a blocking mask covering the device isolation layer in the remaining region except for a portion; exposing a portion of the upper sidewall of the trench by removing a predetermined thickness of the device isolation layer using the blocking mask as an etching mask; and removing the blocking mask. And forming a gate line on the substrate on which a portion of the upper sidewall of the trench is exposed.

여기서, 상기 트렌치 형성 이후 상기 트렌치의 상부 모서리를 라운딩 처리하는 단계를 더 포함하여 트렌치에 갭필 산화막 매립 시, 갭필 산화막의 매립 특성을 향상 시킬 수 있다.Here, the method may further include rounding the upper edge of the trench after the trench is formed to improve the filling characteristics of the gapfill oxide film when the gapfill oxide film is buried in the trench.

또한, 상기 소자분리막을 소정 두께 제거하여 상기 트렌치의 상부 측벽 일부분을 드러내는 단계 이후에 드러난 상기 트렌치의 상부 측벽 일부분에 국부적 불순물 이온주입을 진행하는 단계를 더 포함하되, 국부적 불순물 이온으로 카본 이온과 보론 이온을 사용하는 것이 바람직하다. 이에 따라 보론 이온의 확산을 억제하여 소자의 특성을 향상시킬 수 있다.The method may further include performing local impurity ion implantation into a portion of the upper sidewall of the trench exposed by removing the predetermined thickness of the device isolation layer to expose a portion of the upper sidewall of the trench. Preference is given to using ions. Accordingly, the diffusion of boron ions can be suppressed to improve the characteristics of the device.

또한, 상기 반도체 기판은 결정방향이 110인 실리콘 기판을 사용하는 것이 바람직하다.In addition, the semiconductor substrate is preferably a silicon substrate having a crystal direction of 110.

또한, 상기한 다른 목적을 달성하기 위해 본 발명은 반도체 기판에 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 기판 위에 제1 갭필 산화막과 식각 정지막 및 제2 갭필 산화막을 순차 증착하여 상기 트렌치를 매립하는 단계와, 상기 제2 갭필 산화막을 상기 식각 정지막의 상부까지 화학기 계적 연마하여 상기 트렌치 내에만 잔류시키는 단계와, 상기 트렌치를 제외한 상기 기판 위에 존재하는 상기 식각 정지막을 제거하는 단계와, 상기 잔류된 제2 갭필 산화막을 제거하는 단계와, 상기 트렌치 내에 존재하는 상기 식각 정지막을 제거하는 동시에 상기 식각 정지막의 바닥면을 기준으로 그 위에 존재하는 제1 갭필산화막을 제거하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막이 형성된 기판 위에 게이트 라인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming a trench to define an isolation region in a semiconductor substrate, and sequentially forming a first gap fill oxide film, an etch stop film, and a second gap fill oxide film on the trench formed substrate. Depositing the trench to deposit the trench; chemically polishing the second gap fill oxide layer to an upper portion of the etch stop layer and remaining only in the trench; and removing the etch stop layer existing on the substrate except for the trench. And removing the remaining second gapfill oxide layer, removing the etch stop layer existing in the trench, and simultaneously removing the first gapfill oxide layer present on the bottom surface of the etch stop layer. Forming a separator, and forming a gate line on the substrate on which the device separator is formed. It is provided a method of manufacturing a transistor comprising the step of.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a transistor and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 3을 참고로 하여 본 발명의 실시예에 따른 트랜지스터의 구조를 설명한다.First, the structure of a transistor according to an embodiment of the present invention will be described with reference to FIG. 3.

도 3은 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.3 is a cross-sectional view illustrating a structure of a transistor according to an exemplary embodiment of the present invention, and is taken along the line II ′ of FIG. 1.

먼저, 도 3에 도시한 바와 같이 본 발명의 실시예에 따른 트랜지스터는 반도체 기판(100) 즉, 실리콘의 결정 방향이 110인 기판 내에 소자 분리막(110)이 위치하여 활성 영역과 소자 분리 영역을 정의하고 있다. 한편, 이때, 상기 소자 분리막(110)의 상부 높이는 활성 영역에 해당하는 기판(100)의 상부 높이보다 낮은 높이를 가져 소자 분리막(100)과 활성 영역에 해당하는 기판(100) 간에 소정 두께의 단차(h) 예를 들어, 약 500~2000??의 단차를 가지고 있다.First, as shown in FIG. 3, in the transistor according to the exemplary embodiment of the present invention, the device isolation layer 110 is positioned in the semiconductor substrate 100, ie, the substrate in which the crystal direction of silicon is 110, to define an active region and an isolation region. Doing. Meanwhile, at this time, the upper height of the device isolation layer 110 has a height lower than the upper height of the substrate 100 corresponding to the active region, and thus, a step having a predetermined thickness between the device isolation layer 100 and the substrate 100 corresponding to the active region. (h) For example, it has a step of about 500 ~ 2000 ??

보다 상세하게는, 상기 소자 분리막(100)의 상부 높이는 활성 영역에 해당하는 기판(100)의 상부 높이 보다 낮은 높이를 가지고 있어 활성 영역에 해당하는 기판(100)의 측벽을 소자 분리막(110)과 활성 영역에 해당하는 기판(100) 간의 단차(h)인 500~2000?? 두께만큼 드러내고 있다. 이에 따라, 본 발명에 따른 활성 영역의 표면적은 기판(100)의 수평면뿐만 아니라 수직면 또한 포함하여 종래 기술에 따른 활성 영역의 표면적에 비해 보다 넓은 표면적을 확보하는 바, 종래 기술에 따른 채널 영역(W)에 비해 유효길이가 긴 채널 영역(W')을 형성할 수 있다.More specifically, the upper height of the device isolation layer 100 has a lower height than the upper height of the substrate 100 corresponding to the active region, so that the sidewalls of the substrate 100 corresponding to the active region are separated from the device isolation layer 110. 500 to 2000, which is the step height h between the substrates 100 corresponding to the active region. Exposed to the thickness. Accordingly, the surface area of the active area according to the present invention includes not only the horizontal plane but also the vertical plane of the substrate 100 to secure a larger surface area than the surface area of the active area according to the prior art. ), The effective length of the channel region W 'may be formed.

그리고, 상기 단차를 가지는 반도체 기판(100) 위에는 일방향으로 길게 형성되되, 소자 분리 영역과 활성 영역을 교번하여 중첩하는 다중막으로 이루어진 게이트 라인(130)이 위치한다. 본 발명의 실시예에 따른 게이트 라인(130)은 게이트 산화막(133) 및 게이트 전극(136)이 순차 적층되어 있는 구조를 가지고 있다.In addition, a gate line 130 is formed on the semiconductor substrate 100 having the stepped length in one direction and is formed of multiple layers alternately overlapping the device isolation region and the active region. The gate line 130 according to the embodiment of the present invention has a structure in which the gate oxide film 133 and the gate electrode 136 are sequentially stacked.

또한, 상기 게이트 라인(130)과 접하는 활성 영역의 기판(100)의 표면에는 채널 영역(W')이 형성되어 있다. 여기서, 채널 영역(W')은 활성 영역에 해당하는 기판(100)의 프로파일 즉, 수평면과 수직면을 따라 이루어진다. 이때, 수직면을 따라 이루어진 측벽 채널에 있어서, 본 발명에 따른 트랜지스터는 반도체 기판으로 종래 기술에 적용한 실리콘(Si)의 결정방향이 100인 기판 대신 실리콘의 결정방향이 110인 기판을 사용하고 있기 때문에 수직으로도 캐리어의 이동을 활발하게 할 수 있어 수직한 측벽 채널의 전도율(Conductivity)을 개선할 수 있다. In addition, a channel region W ′ is formed on a surface of the substrate 100 of the active region in contact with the gate line 130. Here, the channel region W 'is formed along a profile of the substrate 100 corresponding to the active region, that is, along a horizontal plane and a vertical plane. At this time, in the sidewall channel formed along the vertical plane, the transistor according to the present invention is vertical because the semiconductor substrate uses a substrate having a crystal direction of 110 instead of a substrate having a crystal direction of 100 (Si) applied to the prior art. In addition, the carrier can be actively moved to improve the conductivity of the vertical sidewall channel.

한편, 본 발명에 따른 트랜지스터의 반도체 기판은 수직한 측벽에 형성되는 측벽 채널의 기울기에 따라 최적의 결정 방향을 갖는 기판을 선택하여 사용하는 것이 바람직하다.On the other hand, it is preferable that the semiconductor substrate of the transistor according to the present invention selects and uses a substrate having an optimal crystal direction according to the slope of the sidewall channel formed on the vertical sidewall.

앞서 설명한 바와 같이, 본 발명에 따른 트랜지스터는 고집적화되어 감에 따라 감소하고 있는 채널 영역의 면적을 활성 영역의 표면적을 넓혀 증가시킴으로써, 채널 영역을 통해 흐르는 전류량을 확보할 수 있으며, 이에 따라, 트랜지스터의 전류 구동력(Current Drivability)과 디램 셀의 리프레쉬 특성 또한 개선할 수 있다.As described above, the transistor according to the present invention increases the surface area of the active region by increasing the area of the channel region, which is decreasing as it is highly integrated, thereby securing the amount of current flowing through the channel region. Current driving power and DRAM cell refresh characteristics can also be improved.

그러면, 이하, 본 발명의 실시예에 따른 트랜지스터의 제조 방법들에 대해 설명하기로 한다.Next, the method of manufacturing the transistor according to the embodiment of the present invention will be described.

먼저, 도 4a 내지 도 4c와 도 1 및 도 3을 참고로 하여 본 발명의 제1 실시예에 따른 트랜지스터의 제조 방법을 설명하기로 한다.First, a method of manufacturing a transistor according to a first embodiment of the present invention will be described with reference to FIGS. 4A to 4C and FIGS. 1 and 3.

도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 도면들로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면이다.4A through 4C are cross-sectional views sequentially illustrating the method of manufacturing the transistor according to the first exemplary embodiment of the present invention, taken along the line II ′ of FIG. 1.

우선, 도 4a에 도시한 바와 같이, 반도체 기판(100) 위에 패드 산화막(122) 과 패드 질화막(124)을 순차적으로 형성한 다음, 그 위에 소자 분리 영역을 정의하는 감광막 패턴(126)을 형성한다. 여기서, 상기 패드 산화막(122)은 반도체 기판(100)과 패드 질화막(124)의 스트레스를 완화하는 역할을 한다. 또한, 상기 패드 질화막(124)은 후속 트렌치 식각 공정 시, 식각 마스크 역할을 한다.First, as shown in FIG. 4A, the pad oxide film 122 and the pad nitride film 124 are sequentially formed on the semiconductor substrate 100, and then the photoresist pattern 126 defining the device isolation region is formed thereon. . Here, the pad oxide film 122 serves to relieve stress of the semiconductor substrate 100 and the pad nitride film 124. In addition, the pad nitride layer 124 may serve as an etching mask in a subsequent trench etching process.

이어, 상기 감광막 패턴(126)을 마스크로 패드 질화막(124)과 패드 산화막(122) 및 반도체 기판(100)을 소정 깊이로 식각하여 반도체 기판(100) 내에 소자분리용 트렌치(120)를 형성한다. Subsequently, the isolation layer 120 is formed in the semiconductor substrate 100 by etching the pad nitride layer 124, the pad oxide layer 122, and the semiconductor substrate 100 to a predetermined depth using the photoresist pattern 126 as a mask. .

한편, 상기 트렌치(120) 형성 후, 드러난 트렌치(120)의 상부 모서리 부분에 라운딩(rounding) 공정을 진행하여 트렌치(120)의 상부 모서리 부분을 라운딩지게 함으로써, 갭필 산화막(140)의 매립 특성을 개선할 수 있다.On the other hand, after the trench 120 is formed, a rounding process is performed on the exposed upper edge portion of the trench 120 to round the upper edge portion of the trench 120, thereby filling the buried characteristics of the gapfill oxide layer 140. It can be improved.

그리고, 상기 트렌치(120)의 상부 모서리 부분에 국부적으로 보론 이온을 주입하여 소자의 특성을 개선하는 동시에 국부적으로 카본 이온 또한 주입하여 보론 이온의 확산을 방지하여 소자의 특성을 더욱 개선한다.In addition, the boron ions are locally implanted in the upper corner portion of the trench 120 to improve the characteristics of the device, and at the same time, the carbon ions are also locally implanted to prevent diffusion of the boron ions to further improve the characteristics of the device.

그 후, 도 4b에 도시한 바와 같이, 상기 트렌치(120)가 형성된 기판(100) 위에 갭필 산화막(140) 증착한 다음, 기판(100) 표면이 드러나는 시점까지 갭필 산화막(140)을 화학기계적 연마하여 평탄화한다.Thereafter, as shown in FIG. 4B, the gapfill oxide layer 140 is deposited on the substrate 100 on which the trench 120 is formed, and then the chemical mechanical polishing of the gapfill oxide layer 140 is performed until the surface of the substrate 100 is exposed. To flatten.

이어, 도 4c에 도시한 바와 같이, 상기 트렌치(120) 내에 매립된 갭필 산화막(140)의 상부 일부분을 소정 두께 만큼 제거하여 기판(100)의 활성 영역 상부 표면 높이와 소정 두께만큼 단차(h)를 가지는 소자 분리막(110)을 형성한다. 이때, 상기 트렌치(120)의 상부 측벽 일부분 즉, 활성 영역에 해당하는 기판(100)의 측면 일부분이 드러난다. 보다 상세하게, 본 발명에서는 상기 트렌치(120)의 상부 측벽이 소정 두께만큼 드러나게 하여, 활성 영역의 표면적이 기판(100)의 수평면뿐만 아니라 드러난 트렌치(120)의 상부 측벽만큼의 수직면을 포함하도록 한다.Subsequently, as shown in FIG. 4C, the upper portion of the gap fill oxide layer 140 embedded in the trench 120 is removed by a predetermined thickness to increase the height of the upper surface of the active region of the substrate 100 by a predetermined thickness h. An isolation layer 110 having a structure is formed. In this case, a portion of the upper sidewall of the trench 120, that is, a portion of the side surface of the substrate 100 corresponding to the active region is exposed. More specifically, in the present invention, the upper sidewall of the trench 120 is exposed by a predetermined thickness so that the surface area of the active region includes not only the horizontal plane of the substrate 100 but also the vertical plane of the exposed upper sidewall of the trench 120. .

그리고, 상기 소자 분리막(110)에 의해 정의된 활성 영역의 기판(100) 내에 웰 및 채널 형성용 이온 등의 각종 이온을 주입한다.In addition, various ions such as wells and channel forming ions are implanted into the substrate 100 in the active region defined by the device isolation layer 110.

이때, 활성영역에 해당하는 기판(100) 상부의 측벽 부분이 소자 분리막(110)과 접하지 않기 때문에, 웰 및 채널 형성용 이온 주입 시, 주입한 이온이 활성 영역 이외의 영역으로 확산되는 것을 억제할 수 있는 동시에 웰 어닐링 등의 고온 열처리 공정에서 활성 영역에 해당하는 기판(100)의 표면이 산화되는 것을 방지할 수 있다. 이에 따라, 본 발명에 따른 트랜지스터 제조 방법에서는 일반적으로 디램 특성을 개선하기 위해 소자 분리막과 활성 영역의 기판 사이에 위치하는 라이너 질화막의 형성 공정을 생략할 수 있다.At this time, since the sidewall portion of the upper portion of the substrate 100 corresponding to the active region is not in contact with the device isolation layer 110, the implanted ions are prevented from diffusing into regions other than the active region during implantation of wells and channels. At the same time, the surface of the substrate 100 corresponding to the active region may be prevented from being oxidized in a high temperature heat treatment process such as well annealing. Accordingly, in the transistor manufacturing method according to the present invention, in order to improve DRAM characteristics, a process for forming a liner nitride film positioned between the device isolation layer and the substrate in the active region may be omitted.

이어, 상기 활성 영역에 해당하는 기판(100)의 상부와 소자 분리막(110)의 상부 간에 단차(h)가 형성된 반도체 기판(100)에 게이트 산화막(133) 및 게이트 전극(136)을 순차 형성하여 게이트 산화막(133) 및 게이트 전극(136)이 순차 적층되어 있는 구조의 게이트 라인(130)을 패터닝한다(도 3 참조).Subsequently, the gate oxide layer 133 and the gate electrode 136 are sequentially formed on the semiconductor substrate 100 having the step h formed between the upper portion of the substrate 100 corresponding to the active region and the upper portion of the device isolation layer 110. The gate line 130 having the structure in which the gate oxide film 133 and the gate electrode 136 are sequentially stacked is patterned (see FIG. 3).

이어서, 도 5와 도 4a 내지 도 4c 및 도 3을 참조하여 본 발명의 제2 실시예에 따른 트랜지스터의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a transistor according to a second embodiment of the present invention will be described with reference to FIGS. 5, 4A, 4C, and 3.

도 5는 본 발명의 제2 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 나타낸 중간 공정 단도면 및 그의 평면도이다.FIG. 5 is an intermediate process cross-sectional view and a plan view thereof for explaining the method of manufacturing the transistor according to the second embodiment of the present invention. FIG.

우선, 도 4a부터 도 4b의 단계까지는 본 발명의 제1 실시예와 동일하므로 생략하기로 한다.First, since the steps of FIGS. 4A to 4B are the same as those of the first embodiment of the present invention, a description thereof will be omitted.

본 발명의 제2 실시예는 도 5에 도시한 바와 같이, 상기 트렌치에 매립되어 있는 갭필 산화막(140) 중 게이트 라인 형성 영역을 제외한 나머지 영역의 갭필 산화막(140) 위에 차단 마스크(160)를 형성한다. 즉, 차단 마스크(160)에 의해 게이트 라인 형성 영역에 해당하는 갭필 산화막(140)은 드러내고 나머지 갭필 산화막(140) 및 기판(100)은 가린다. 이는 후속 갭필 산화막 제거 공정 시, 게이트 라인이 형성되지 않는 영역의 갭필 산화막(140) 손실을 차단하여 단차 발생을 방지하기 위함이다. 만약, 게이트 라인이 형성되지 않는 영역에 단차가 발생하게 되면, 게이트 라인 패터닝 공정 시, 단차 부분에 게이트 라인 형성 물질이 잔류되어 서로 이웃하는 게이트 라인을 단락시키는 문제가 있다.In the second exemplary embodiment of the present invention, as shown in FIG. 5, the blocking mask 160 is formed on the gap fill oxide film 140 of the gap fill oxide film 140 embedded in the trench except for the gate line forming region. do. That is, the gap fill oxide layer 140 corresponding to the gate line forming region is exposed by the blocking mask 160, and the remaining gap fill oxide layer 140 and the substrate 100 are covered. This is to prevent the generation of the step by blocking the gap fill oxide film 140 loss in the region where the gate line is not formed during the subsequent gap fill oxide film removing process. If a step occurs in a region where the gate line is not formed, a gate line forming material remains in the step portion during the gate line patterning process, thereby causing a problem of shorting neighboring gate lines.

그런 다음, 상기 차단 마스크(160)를 식각 마스크로 게이트 라인 형성 영역에 위치하는 갭필 산화막(140)의 상부 일부분을 소정 두께만큼 제거하여 도 4c에 도시한 바와 같이, 상기 트렌치의 상부 측벽의 일부분을 드러내는 동시에 트렌치 하부에 소자 분리막(110)을 형성한다(도 4c 참조).Next, the upper portion of the gap fill oxide layer 140 positioned in the gate line forming region is removed by using the blocking mask 160 as an etch mask to remove a portion of the upper sidewall of the trench as illustrated in FIG. 4C. At the same time, the device isolation layer 110 is formed under the trench (see FIG. 4C).

이어, 상기 소자 분리막(110)이 형성된 기판(100) 위에 게이트 산화막(133) 및 게이트 전극(136)을 순차 형성하여 게이트 산화막(133) 및 게이트 전극(136)이 순차 적층되어 있는 구조의 게이트 라인(130)을 패터닝한다(도 3 참조).Subsequently, the gate oxide layer 133 and the gate electrode 136 are sequentially formed on the substrate 100 on which the device isolation layer 110 is formed, so that the gate oxide layer 133 and the gate electrode 136 are sequentially stacked. Pattern 130 (see FIG. 3).

이에 따라, 본 발명의 제2 실시예에 따른 트랜지스터 제조 방법은 본 발명의 제1 실시예에 따른 효과를 모두 가지는 동시에, 게이트 라인이 형성되지 않는 영역 의 단차 발생을 방지하여 서로 이웃하는 게이트 라인의 단락 현상 또한 방지한다.Accordingly, the transistor manufacturing method according to the second embodiment of the present invention has all the effects according to the first embodiment of the present invention, and at the same time prevents generation of steps in regions where the gate lines are not formed, thereby preventing neighboring gate lines. It also prevents short circuits.

이어서, 도 6a 내지 도 6f 및 도 3과 도 1을 참조하여 본 발명의 제3 실시예에 따른 트랜지스터의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a transistor according to a third embodiment of the present invention will be described with reference to FIGS. 6A to 6F and FIGS. 3 and 1.

도 6a 내지 도 6f는 본 발명의 제3 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 도면들로서, 도 1의 I-I'선을 따라서 잘라 도시한 단면도이다.6A through 6F are cross-sectional views taken along line II ′ of FIG. 1 to illustrate a method of manufacturing a transistor according to a third exemplary embodiment of the present invention.

우선, 도 6a에 도시한 바와 같이, 반도체 기판(100) 위에 패드 산화막(122)과 패드 질화막(124)을 순차적으로 형성한 다음, 그 위에 소자 분리 영역을 정의하는 감광막 패턴(126)을 형성하고, 이를 마스크로 패드 질화막(124)과 패드 산화막(122) 및 반도체 기판(100)을 소정 깊이로 식각하여 반도체 기판(100) 내에 소자분리용 트렌치(120)를 형성한다.First, as shown in FIG. 6A, the pad oxide film 122 and the pad nitride film 124 are sequentially formed on the semiconductor substrate 100, and then the photoresist pattern 126 defining the device isolation region is formed thereon. Using the mask, the pad nitride layer 124, the pad oxide layer 122, and the semiconductor substrate 100 are etched to a predetermined depth to form a trench 120 for device isolation in the semiconductor substrate 100.

한편, 상기 트렌치(120) 형성 후, 드러난 트렌치(120)의 상부 모서리 부분에 라운딩(rounding) 공정을 진행하여 트렌치(120)의 상부 모서리 부분을 라운딩지게 함으로써, 후속 공정에 의한 갭필 산화막의 매립 특성을 개선할 수 있다.On the other hand, after the trench 120 is formed, a rounding process is performed on the exposed upper edge portion of the trench 120 to round the upper edge portion of the trench 120, thereby filling the gapfill oxide layer with the subsequent process. Can be improved.

그리고, 상기 트렌치(120)의 상부 모서리 부분에 국부적으로 보론 이온을 주입하여 소자의 특성을 개선하는 동시에 국부적으로 카본 이온 또한 주입하여 보론 이온의 확산을 방지하여 소자의 특성을 더욱 개선한다.In addition, the boron ions are locally implanted in the upper corner portion of the trench 120 to improve the characteristics of the device, and at the same time, the carbon ions are also locally implanted to prevent diffusion of the boron ions to further improve the characteristics of the device.

그 후, 도 6b에 도시한 바와 같이, 상기 트렌치(120)가 형성된 기판(100) 위에 제1 갭필 산화막(143)과 식각 정지막(150) 및 제2 갭필 산화막(147)을 순차 증착하여 트렌치(120)를 매립한다. 이때, 상기 식각 정지막(150)은 제2 갭필 산화막(147)을 이루는 산화물과 식각 선택비가 우수한 물질을 사용하여 형성한다.6B, a trench is formed by sequentially depositing a first gap fill oxide layer 143, an etch stop layer 150, and a second gap fill oxide layer 147 on the substrate 100 on which the trench 120 is formed. Landfill 120. In this case, the etch stop layer 150 is formed using a material having an excellent etching selectivity and an oxide forming the second gap fill oxide layer 147.

그리고, 도 6c에 도시한 바와 같이, 상기 제2 갭필 산화막(147)을 식각 정지막(150)의 상부가 드러나는 시점까지 화학 기계적 연마하여 결과물을 평탄화한다.As illustrated in FIG. 6C, the second gap fill oxide layer 147 is chemically mechanically polished until the upper portion of the etch stop layer 150 is exposed to planarize the resultant.

그 다음, 도 6d에 도시한 바와 같이, 상기 화학 기계적 연마 공정에 의해 드러난 식각 정지막(150) 즉, 기판(100) 위에 위치하는 식각 정지막(150)을 제거한다.6D, the etch stop film 150 exposed by the chemical mechanical polishing process, that is, the etch stop film 150 positioned on the substrate 100 is removed.

이어, 도 6e에 도시한 바와 같이, 상기 식각 정지막(150)과 제2 갭필 산화막(147)의 우수한 식각 선택비를 이용하여 식각 정지막(150) 아래에 위치하는 제1 갭필 산화막(143)의 손실 없이 제2 갭필 산화막(147)을 제거한다. 이는 게이트 라인 형성 영역에 해당하는 트렌치(120)를 매립하고 있는 갭필산화막의 상부 일부분을 소정 두께만큼 제거 시, 본 발명의 제1 및 제2 실시예에 따른 기술 보다 제거되는 갭필산화막의 두께의 조절을 용이하게 하기 위함이다.Next, as illustrated in FIG. 6E, the first gap fill oxide layer 143 positioned under the etch stop layer 150 using the excellent etching selectivity between the etch stop layer 150 and the second gap fill oxide layer 147. The second gap fill oxide film 147 is removed without loss. This is because when the upper portion of the gap fill oxide filling the trench 120 corresponding to the gate line forming region is removed by a predetermined thickness, the thickness of the gap fill oxide removed from the technique according to the first and second embodiments of the present invention is controlled. This is to facilitate the.

그리고, 도 6f에 도시한 바와 같이, 상기 식각 정지막(150)을 제거하되, 식각 정지막(150)의 하부면 위에 위치하는 제1 갭필 산화막(143) 또한 같이 제거하여 소자 분리막(110)을 형성한다.As illustrated in FIG. 6F, the etch stop layer 150 is removed, but the first gap fill oxide layer 143 located on the lower surface of the etch stop layer 150 is also removed to remove the device isolation layer 110. Form.

그런 다음, 상기 소자 분리막(110)이 형성된 반도체 기판(100)에 게이트 산화막(133) 및 게이트 전극(136)을 순차 형성하여 게이트 산화막(133) 및 게이트 전극(136)이 순차 적층되어 있는 구조의 게이트 라인(130)을 패터닝한다(도 3 참조).Next, the gate oxide film 133 and the gate electrode 136 are sequentially formed on the semiconductor substrate 100 on which the device isolation layer 110 is formed, so that the gate oxide film 133 and the gate electrode 136 are sequentially stacked. The gate line 130 is patterned (see FIG. 3).

이와 같이, 본 발명의 제3 실시예에 따라 형성된 트랜지스터 또한, 제1 및 제2 실시예에 따라 형성된 트랜지스터와 마찬가지로, 상기 트렌치(120)의 상부 측 벽이 소정 두께만큼 드러나게 하여, 활성 영역의 표면적이 기판(100)의 수평면뿐만 아니라 드러난 트렌치(120)의 상부 측벽만큼의 수직면을 포함하는 바, 제한된 너비 안에서 활성 영역의 표면적을 증가시키고 있다.As described above, the transistor formed according to the third embodiment of the present invention also, like the transistors formed according to the first and second embodiments, causes the upper side wall of the trench 120 to be exposed by a predetermined thickness, thereby making the surface area of the active region. It includes not only the horizontal plane of the substrate 100 but also the vertical plane of the top sidewall of the exposed trench 120, increasing the surface area of the active area within a limited width.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.  Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 소자의 고집적화로 인하여 제한된 너비를 가지는 활성 영역의 표면적을 증가시켜 채널 영역의 면적을 증가시킴으로써, 채널 영역의 유효 채널 길이 또한 증가되어 채널 영역을 통해 흐르는 전류량을 증가시킬 수 있다. 이에 따라, 트랜지스터의 전류 구동력을 전류구동력을 향상시킬 수 는 이점이 있다.As described above, the present invention increases the area of the channel region by increasing the surface area of the active region having a limited width due to the high integration of the device, thereby increasing the effective channel length of the channel region, thereby increasing the amount of current flowing through the channel region. have. Accordingly, there is an advantage that the current driving force of the transistor can be improved.

또한, 본 발명은 고온 공정에서 활성영역 반도체 기판의 상부 측벽 부분이 갭필 산화막으로 이루어진 소자 분리막과 접하지 않기 때문에 웰 영역 형성을 위한 이온주입 및 채널 형성을 위한 이온주입 공정 시, 주입된 이온이 갭필 산화막으로 확산되는 현상을 억제하고, 웰 형성을 위한 어닐링 등의 고온 열처리 공정에서 활성 영역에 해당하는 기판의 표면이 산화되는 것을 방지할 수 있다.In the present invention, since the upper sidewall portion of the active region semiconductor substrate is not in contact with the device isolation layer formed of the gapfill oxide layer in the high temperature process, the implanted ions are gapfilled during the ion implantation process for forming the well region and the ion implantation process for forming the channel. The phenomenon of diffusion into the oxide film can be suppressed, and the surface of the substrate corresponding to the active region can be prevented from being oxidized in a high temperature heat treatment process such as annealing for forming a well.

그 결과, 디램 특성을 개선하기 위해 소자 분리막과 활성 영역의 기판 표면 사이에 형성하는 라이너 질화막을 생략 가능하여 전체적인 공정 단계를 단순화하여 디램 셀의 제조 수율 및 리프레쉬 특성을 향상 시킬 수 있다.As a result, the liner nitride layer formed between the device isolation layer and the substrate surface of the active region may be omitted in order to improve the DRAM characteristics, thereby simplifying the overall process step and improving the production yield and refresh characteristics of the DRAM cell.

Claims (10)

반도체 기판 내에 소정 깊이를 가지고 형성되어 있으며, 활성 영역과 비활성 영역을 정의하는 소자분리막과,An isolation layer formed in the semiconductor substrate with a predetermined depth and defining an active region and an inactive region; 상기 소자분리막이 형성된 기판 위에 일방향으로 길게 형성되어 있는 게이트 라인과,A gate line elongated in one direction on the substrate on which the device isolation film is formed; 상기 게이트 라인과 접하는 상기 기판의 활성 영역 표면을 따라 형성되어 있는 채널 영역을 포함하고,A channel region formed along an active region surface of the substrate in contact with the gate line, 상기 소자 분리막의 상부 높이는 상기 기판의 활성 영역의 상부 높이보다 낮게 형성되어 상기 소자 분리막과 상기 기판의 활성 영역 간에 소정의 단차를 가지는 반도체 소자.And an upper height of the device isolation layer is lower than an upper height of the active area of the substrate to have a predetermined step between the device isolation layer and the active area of the substrate. 제1항에 있어서,The method of claim 1, 상기 반도체 기판은 결정방향이 110인 실리콘 기판으로 이루어진 트랜지스터.The semiconductor substrate is a transistor formed of a silicon substrate having a crystal direction of 110. 반도체 기판에 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와,Forming a trench in the semiconductor substrate, the trench defining an isolation region; 상기 트렌치를 갭필 산화막으로 매립하여 소자 분리막을 형성하는 단계와,Filling the trench with a gapfill oxide layer to form an isolation layer; 상기 소자 분리막을 소정 두께 제거하여 상기 트렌치의 상부 측벽 일부분을 드러내는 단계와,Removing the thickness of the device isolation layer to expose a portion of the upper sidewall of the trench; 상기 트렌치의 상부 측벽 일부분이 드러난 기판 위에 게이트 라인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.Forming a gate line over the substrate on which a portion of the upper sidewall of the trench is exposed. 반도체 기판에 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와,Forming a trench in the semiconductor substrate, the trench defining an isolation region; 상기 트렌치를 갭필 산화막으로 매립하여 소자 분리막을 형성하는 단계와,Filling the trench with a gapfill oxide layer to form an isolation layer; 게이트 라인 형성 영역을 제외한 나머지 영역의 상기 소자 분리막을 가리는 차단 마스크를 형성하는 단계와,Forming a blocking mask covering the device isolation layer in the remaining region except for the gate line forming region; 상기 차단 마스크를 식각 마스크로 상기 소자 분리막을 소정 두께 제거하여 상기 트렌치의 상부 측벽 일부분을 드러내는 단계와,Exposing a portion of the upper sidewall of the trench by removing the device isolation layer by a thickness using the blocking mask as an etch mask; 상기 차단 마스크를 제거하는 단계와,Removing the blocking mask; 상기 트렌치의 상부 측벽 일부분이 드러난 기판 위에 게이트 라인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.Forming a gate line over the substrate on which a portion of the upper sidewall of the trench is exposed. 제3항 또는 제4항에 있어서, The method according to claim 3 or 4, 상기 트렌치 형성 이후 상기 트렌치의 상부 모서리를 라운딩 처리하는 단계를 더 포함하는 트랜지스터의 제조 방법.And rounding an upper edge of the trench after forming the trench. 제3항 또는 제4항에 있어서,The method according to claim 3 or 4, 상기 소자분리막을 소정 두께 제거하여 상기 트렌치의 상부 측벽 일부분을 드러내는 단계 이후에 드러난 상기 트렌치의 상부 측벽 일부분에 국부적 불순물 이 온주입을 진행하는 단계를 더 포함하는 트랜지스터의 제조 방법.And removing the predetermined thickness of the device isolation layer to expose a portion of the upper sidewall of the trench, and performing local injection of local impurities on the portion of the upper sidewall of the trench. 제3항 또는 제4항에 있어서,The method according to claim 3 or 4, 상기 반도체 기판은 결정방향이 110인 실리콘 기판을 사용하는 트랜지스터의 제조 방법.The semiconductor substrate is a transistor manufacturing method using a silicon substrate having a crystal direction of 110. 반도체 기판에 소자 분리 영역을 정의하는 트렌치를 형성하는 단계와,Forming a trench in the semiconductor substrate, the trench defining an isolation region; 상기 트렌치가 형성된 기판 위에 제1 갭필 산화막과 식각 정지막 및 제2 갭필 산화막을 순차 증착하여 상기 트렌치를 매립하는 단계와,Filling the trench by sequentially depositing a first gap fill oxide layer, an etch stop layer, and a second gap fill oxide layer on the trench-formed substrate; 상기 제2 갭필 산화막을 상기 식각 정지막의 상부까지 화학기계적 연마하여 상기 트렌치 내에만 잔류시키는 단계와,Chemically mechanically polishing the second gap fill oxide layer to an upper portion of the etch stop layer and remaining only in the trench; 상기 트렌치를 제외한 상기 기판 위에 존재하는 상기 식각 정지막을 제거하는 단계와,Removing the etch stop layer existing on the substrate except for the trench; 상기 잔류된 제2 갭필 산화막을 제거하는 단계와,Removing the remaining second gapfill oxide film; 상기 트렌치 내에 존재하는 상기 식각 정지막을 제거하는 동시에 상기 식각 정지막의 바닥면을 기준으로 그 위에 존재하는 제1 갭필산화막을 제거하여 소자 분리막을 형성하는 단계와,Forming an isolation layer by removing the etch stop layer existing in the trench and simultaneously removing the first gapfill oxide layer present on the bottom surface of the etch stop layer; 상기 소자 분리막이 형성된 기판 위에 게이트 라인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.Forming a gate line on the substrate on which the device isolation layer is formed. 제8항에 있어서, The method of claim 8, 상기 트렌치 형성 이후 상기 트렌치의 상부 모서리를 라운딩 처리하는 단계를 더 포함하는 트랜지스터의 제조 방법.And rounding an upper edge of the trench after forming the trench. 제8항에 있어서,The method of claim 8, 상기 반도체 기판은 결정방향이 110인 실리콘 기판을 사용하는 트랜지스터의 제조 방법.The semiconductor substrate is a transistor manufacturing method using a silicon substrate having a crystal direction of 110.
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KR20010064079A (en) * 1999-12-24 2001-07-09 박종섭 A method for forming alignment mark with improved alignment accuracy
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