KR100598174B1 - Method for forming the semiconductor device - Google Patents

Method for forming the semiconductor device Download PDF

Info

Publication number
KR100598174B1
KR100598174B1 KR1020040049161A KR20040049161A KR100598174B1 KR 100598174 B1 KR100598174 B1 KR 100598174B1 KR 1020040049161 A KR1020040049161 A KR 1020040049161A KR 20040049161 A KR20040049161 A KR 20040049161A KR 100598174 B1 KR100598174 B1 KR 100598174B1
Authority
KR
South Korea
Prior art keywords
trench
substrate
forming
gate
photoresist pattern
Prior art date
Application number
KR1020040049161A
Other languages
Korean (ko)
Other versions
KR20060000351A (en
Inventor
안광수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040049161A priority Critical patent/KR100598174B1/en
Publication of KR20060000351A publication Critical patent/KR20060000351A/en
Application granted granted Critical
Publication of KR100598174B1 publication Critical patent/KR100598174B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 소자 분리 영역과 인접하는 활성 영역에 리세스 게이트 형성을 위한 트렌치 식각 시, 활성 영역의 실리콘 기판의 일부분이 소자 분리 영역의 측벽에 잔류되어 실리콘 돌기를 형성하는 것을 방지하도록 하는 반도체 소자의 제조 방법에 관한 것이다.The present invention provides a method for preventing a portion of a silicon substrate in an active region from remaining on sidewalls of a device isolation region to form silicon protrusions during trench etching for forming a recess gate in an active region adjacent to the device isolation region. It relates to a manufacturing method.

이는 패드 산화막 및 패드 질화막이 순차 적층되어 있는 실리콘 기판 위에 게이트 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계와, 제1 감광막 패턴을 마스크로 기판을 식각하여 소정 깊이를 가지는 제1 트렌치를 형성하는 단계와, 제1 트렌치가 형성된 기판에 열산화 공정을 진행하여 게이트 산화막을 형성하는 단계와, 제1 트렌치가 매립되도록 기판 전면에 도전막을 형성하는 단계와, 도전막을 패드 질화막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와, 패드 질화막 위에 소자 분리 영역을 정의하는 제2 감광막 패턴을 형성하는 단계와, 제2 감광막 패턴을 마스크로 기판을 식각하여 제2 트렌치를 형성하는 단계를 포함한다.This method includes forming a first photoresist pattern defining a gate formation region on a silicon substrate on which a pad oxide film and a pad nitride film are sequentially stacked, and etching the substrate using the first photoresist pattern as a mask to form a first trench having a predetermined depth. Performing a thermal oxidation process on the substrate having the first trench formed thereon, forming a gate oxide film, forming a conductive film over the entire surface of the substrate to fill the first trench, and exposing the conductive film to an upper surface of the pad nitride film. Chemical mechanical polishing to a point in time, forming a second photoresist pattern defining a device isolation region on the pad nitride layer, and etching the substrate using the second photoresist pattern as a mask to form a second trench.

소자 분리막, 트렌치, 리세스 게이트, 누설Device Isolation, Trench, Recess Gate, Leakage

Description

반도체 소자의 제조 방법{Method for forming the semiconductor device} Method for manufacturing a semiconductor device {Method for forming the semiconductor device}             

도 1은 종래 반도체 소자의 제조 방법에 의해 제조된 리세스 게이트를 갖는 트랜지스터의 문제점을 설명하기 위해 나타낸 도면이다.1 is a diagram illustrating a problem of a transistor having a recess gate manufactured by a conventional method of manufacturing a semiconductor device.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단도면이다.2A through 2E are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 리세스 게이트를 갖는 트랜지스터를 설명하기 위해 나타낸 도면이다.
3 is a diagram illustrating a transistor having a recess gate manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention.

-- 도면의 주요부분에 대한 부호의 설명 -- -Explanation of symbols for the main parts of the drawing-

100 : 반도체 기판 110 : 패드 산화막100 semiconductor substrate 110 pad oxide film

120 : 패드 질화막 130 : 제1 감광막 패턴120: pad nitride film 130: first photosensitive film pattern

140 : 제1 트렌치 150 : 게이트 산화막140: first trench 150: gate oxide film

160 : 도전막 170 : 제2 감광막 패턴160: conductive film 170: second photosensitive film pattern

180 : 제2 트렌치
180: second trench

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 리세스 게이트를 가지는 트랜지스터 형성 시, 기생 채널의 형성을 방지하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that prevents the formation of parasitic channels when forming a transistor having a recess gate.

현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.As the design rule of the device is reduced due to the high integration of DRAM memory cells, the size of the cell transistor is reduced and the channel length of the transistor is also shortened. As the channel length becomes shorter, the short-channel effect of the transistor is deepened to reduce the threshold voltage.

이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다. Accordingly, in order to prevent the threshold voltage from decreasing due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the doping concentration of the channel.

그러나, 이러한 채널 도핑 농도의 증가는 소오스 접합부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다. However, such an increase in channel doping concentration causes a problem of electric field concentration at the source junction and increases leakage current, thereby degrading the refresh characteristics of the DRAM memory cell.

따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.Therefore, in recent years, researches on transistors having recess gates have been concentrated in order to solve this problem.

일반적인 종래 리세스 게이트를 갖는 트랜지스터의 제조 방법은 먼저, 실리콘 기판 위에 소자분리막을 형성하여 소자 분리 영역과 활성 영역을 구분 한 다음, 활성 영역의 기판 위에 게이트 형성 영역을 정의하는 마스크를 형성하고, 이를 식 각 마스크로 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성한다. 그리고, 기판의 트렌치 위에 일반적인 게이트 형성 공정을 진행하여 게이트 산화막, 게이트 전극 및 하드 마스크 등으로 이루어진 게이트 패턴을 형성하고, 게이트 패턴의 측벽에 절연 스페이서를 형성한다.In a conventional method of manufacturing a transistor having a recess gate, a device isolation layer is formed on a silicon substrate to distinguish a device isolation region from an active region, and then a mask defining a gate formation region is formed on the substrate of the active region. The etching is performed by etching the silicon substrate by a predetermined thickness to form a trench. Then, a general gate forming process is performed on the trench of the substrate to form a gate pattern made of a gate oxide film, a gate electrode, a hard mask, and the like, and an insulating spacer is formed on sidewalls of the gate pattern.

앞서 설명한 바와 같이, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 활성 영역의 게이트 형성 영역에 위치하는 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 가짐으로써, 채널의 길이가 트렌치의 프로파일을 따라 길게 형성하여 소자의 고집적화에 따른 단채널 효과의 발생을 최소화하고 있다.As described above, the transistor having the recess gate manufactured by the prior art has a trench having a predetermined depth in the silicon substrate located in the gate formation region of the active region, so that the length of the channel is formed long along the profile of the trench. As a result, short channel effects due to high integration of the device are minimized.

그러나, 상기 트렌치는 활성 영역과 소자 분리 영역을 구분하는 소자 분리막의 손상 없이 실리콘 기판의 활성 영역 중 게이트 형성 영역에 해당하는 부분만을 선택적으로 식각하기 때문에 식각 공정에 있어 어려움이 있다. However, since the trench selectively etches only a portion of the active region of the silicon substrate corresponding to the gate forming region without damaging the device isolation layer separating the active region and the device isolation region, there is a difficulty in the etching process.

보다 상세하게는, 도 1의 A에 도시한 바와 같이, 소자 분리막(20)과 인접하는 활성 영역에 게이트 형성 영역에 해당하는 부분의 실리콘 기판(10)을 선택적으로 식각 시, 인접하는 소자 분리막(20)의 측벽에 활성 영역의 실리콘 기판(10)의 일부분이 잔류되어 실리콘 돌기(Q)를 형성하여 기생 채널을 형성하는 문제가 있다(도 1의 B는 소자 분리 영역과 활성 영역으로 구분된 기판을 개략적으로 나타낸 평면도이고, 도 1의 A는 도 1의 B의 I-I'선을 따라 잘라 도시한 단면도이며, 도면 번호 30은 게이트 산화막, 도면 번호 40은 게이트 도전막을 정의하고 있다).
More specifically, as shown in FIG. 1A, when the silicon substrate 10 of the portion corresponding to the gate formation region is selectively etched in the active region adjacent to the device isolation layer 20, the adjacent device isolation layer ( A portion of the silicon substrate 10 in the active region is left on the sidewall of 20 to form a silicon protrusion Q to form a parasitic channel (B of FIG. 1 is a substrate divided into an isolation region and an active region). 1 is a cross-sectional view taken along line II ′ of FIG. 1B, and reference numeral 30 defines a gate oxide film, and reference numeral 40 defines a gate conductive film).

따라서, 본 발명이 이루고자 하는 기술적 과제는 소자 분리 영역과 인접하는 활성 영역에 리세스 게이트 형성을 위한 트렌치 식각 시, 활성 영역의 실리콘 기판의 일부분이 소자 분리 영역의 측벽에 잔류되어 실리콘 돌기를 형성하는 것을 방지하는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
Accordingly, an aspect of the present invention is to provide a silicon protrusion in which a portion of the silicon substrate of the active region is left on the sidewall of the device isolation region during the trench etching for forming the recess gate in the active region adjacent to the device isolation region. It is for providing a manufacturing method of a semiconductor element which prevents it.

상기한 목적을 달성하기 위해 본 발명은, 패드 산화막 및 패드 질화막이 순차 적층되어 있는 실리콘 기판 위에 게이트 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계와, 상기 제1 감광막 패턴을 마스크로 상기 기판을 식각하여 소정 깊이를 가지는 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치가 형성된 기판에 열산화 공정을 진행하여 게이트 산화막을 형성하는 단계와, 상기 제1 트렌치가 매립되도록 상기 기판 전면에 도전막을 형성하는 단계와, 상기 도전막을 상기 패드 질화막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와, 상기 패드 질화막 위에 소자 분리 영역을 정의하는 제2 감광막 패턴을 형성하는 단계와, 상기 제2 감광막 패턴을 마스크로 상기 기판을 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 마련한다.In order to achieve the above object, the present invention is to form a first photosensitive film pattern defining a gate formation region on a silicon substrate in which a pad oxide film and a pad nitride film are sequentially stacked, and the substrate using the first photosensitive film pattern as a mask Etching to form a first trench having a predetermined depth, performing a thermal oxidation process on the substrate on which the first trench is formed, forming a gate oxide layer, and conducting an entire surface of the substrate to fill the first trench. Forming a film, chemically polishing the conductive film to the point where the upper surface of the pad nitride film is exposed, forming a second photoresist pattern defining an isolation region on the pad nitride film, and forming the second photoresist film. Etching the substrate using a pattern as a mask to form a second trench To provide a process for producing the same.

여기서, 상기 제1 트렌치는 50~2000Å의 깊이를 가지게 형성하고, 상기 제2 트렌치는 상기 제1 트렌치의 깊이 보다 더 깊은 깊이를 가지게 형성하는 것이 바람직하다.
Here, the first trench is preferably formed to have a depth of 50 ~ 2000Å, and the second trench is formed to have a depth deeper than the depth of the first trench.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 2a 내지 도 2e 및 도 3을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2E and 3.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 도면이고, 도 3은 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 리세스 게이트를 갖는 트랜지스터를 설명하기 위해 나타낸 단면도이다.2A through 2E are diagrams sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a recess gate manufactured by the method of manufacturing a semiconductor device according to an embodiment of the present invention. It is sectional drawing shown in order to demonstrate the transistor which has a.

우선, 도 2a에 도시한 바와 같이, 실리콘 기판(100) 위에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성하고, 상기 패드 질화막(120) 위에 게이트 형성 영역을 정의하는 제1 감광막 패턴(130)을 형성한다. 여기서, 상기 패드 산화막(110)은 약 100Å 정도의 두께로 증착하여 실리콘 기판(100)과 패드 질화막(120)의 스트레스를 완화하는 역할 및 후속 패드 질화막(120) 제거 시, 식각정지막 역할을 한다. 또한, 상기 패드 질화막(120)은 약 1000Å 두께로 증착하여 후속 각종 트렌치 식각 공정 시, 식각 마스크 역할을 하거나 화학기계적연마 공정에서 식각 정 지막 역할을 한다.First, as shown in FIG. 2A, a pad oxide layer 110 and a pad nitride layer 120 are sequentially formed on the silicon substrate 100, and a first photoresist layer pattern defining a gate formation region on the pad nitride layer 120 is formed. 130 is formed. In this case, the pad oxide layer 110 is deposited to a thickness of about 100 μs to relieve stress of the silicon substrate 100 and the pad nitride layer 120, and serves as an etch stop layer when the subsequent pad nitride layer 120 is removed. . In addition, the pad nitride layer 120 is deposited to a thickness of about 1000 Å to serve as an etch mask during the subsequent various trench etching processes or serve as an etch stop layer in the chemical mechanical polishing process.

이어, 도 2b에 도시한 바와 같이, 상기 제1 감광막 패턴(130)을 마스크로 패드 질화막(120)과 패드 산화막(110) 및 실리콘 기판(100)을 순차 식각하여 실리콘 기판(100) 내에 제1 트렌치(140)를 형성한다. 이때, 상기 제1 트렌치(140)는 제1 트렌치(40)의 프로파일을 통해 게이트 채널의 길이를 증가시키는 역할을 하기 때문에, 실리콘 기판(100) 표면으로부터 50~2000Å 깊이를 가지게 형성하는 것이 바람직하며, 더욱 바람직하게는 약 1300Å 깊이를 가지게 형성한다. Subsequently, as illustrated in FIG. 2B, the pad nitride layer 120, the pad oxide layer 110, and the silicon substrate 100 are sequentially etched using the first photoresist layer pattern 130 as a mask to form a first inside the silicon substrate 100. Trench 140 is formed. In this case, since the first trench 140 plays a role of increasing the length of the gate channel through the profile of the first trench 40, the first trench 140 is preferably formed to have a depth of 50 to 2000 μs from the surface of the silicon substrate 100. More preferably, it is formed to have a depth of about 1300Å.

그 후, 상기 패드 산화막(110) 위에 위치하는 제1 감광막 패턴(130)을 제거한다. Thereafter, the first photoresist pattern 130 disposed on the pad oxide layer 110 is removed.

그리고, 도 2c에 도시된 바와 같이, 상기 제1 트렌치(140)가 형성된 실리콘 기판(100)에 열산화 공정을 진행하여 게이트 산화막(150)을 형성한 다음, 게이트 산화막(150)이 형성된 기판(100) 전면에 게이트 전극용 도전막(60)을 형성한다. 이때, 상기 도전막(60)은 제1 트렌치(140)가 완전치 매립되도록 충분히 두껍게 형성한다.As illustrated in FIG. 2C, a thermal oxidation process is performed on the silicon substrate 100 on which the first trench 140 is formed to form a gate oxide film 150, and then a substrate on which the gate oxide film 150 is formed ( 100) the gate electrode conductive film 60 is formed on the entire surface. In this case, the conductive layer 60 is formed thick enough to completely fill the first trench 140.

이어, 도 2d에 도시한 바와 같이, 상기 도전막(60)을 패드 질화막(120)의 상부 표면이 드러나는 시점까지 화학기계적 연마하여 결과물을 평탄화한다. 여기서, 상기 패드 질화막(120)은 화학기계적 연마 공정 시, 식각정지막 역할을 한다.Subsequently, as illustrated in FIG. 2D, the conductive film 60 is chemically mechanically polished until the upper surface of the pad nitride film 120 is exposed to planarize the resultant. Here, the pad nitride film 120 serves as an etch stop film during the chemical mechanical polishing process.

그 후, 상기 평탄화된 결과물 위에 감광막(도시하지 않음)을 도포한 다음, 노광 및 현상 공정을 진행하여 소자 분리 영역을 정의하는 제2 감광막 패턴(170)을 형성한다. Thereafter, a photoresist film (not shown) is coated on the planarized product, and then a second photoresist pattern 170 is formed to define an isolation region by performing an exposure and development process.                     

그리고, 도 2e에 도시한 바와 같이, 상기 제2 감광막 패턴(170)을 마스크로 패드 질화막(120)과 패드 산화막(110) 및 실리콘 기판(100)을 순차 식각하여 실리콘 기판(100) 내에 제2 트렌치(180)를 형성한다. 이때, 상기 제2 트렌치(180)는 소자 분리막을 형성하기 위한 것으로 게이트 채널의 길이를 확보하기 위한 제1 트렌치(140)의 깊이보다 좀 더 깊은 깊이를 가지게 형성하는 것이 바람직하다. 예를 들어, 상기 제1 트렌치(140)가 약 1300Å의 깊이를 가질 경우, 제2 트렌치(180)는 약 2300Å의 깊이를 가지게 형성하는 것이 바람직하다.As illustrated in FIG. 2E, the pad nitride layer 120, the pad oxide layer 110, and the silicon substrate 100 are sequentially etched using the second photoresist layer pattern 170 as a mask to form a second layer in the silicon substrate 100. The trench 180 is formed. In this case, the second trench 180 may be formed to have a deeper depth than that of the first trench 140 for securing the length of the gate channel. For example, when the first trench 140 has a depth of about 1300 kW, the second trench 180 may be formed to have a depth of about 2300 kW.

한편, 도 2e는 도 3의 A에 도시한 평면도의 Ⅱ-Ⅱ'선을 따라 잘라 도시한 단면도이므로, 이하 도 3의 A에 도시한 평면도의 Ⅲ-Ⅲ'선을 다라 잘라 도시한 단면도인 도 3의 B를 참고하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 리세스 게이트를 갖는 트랜지스터에 대해 좀 더 자세히 설명한다.FIG. 2E is a cross-sectional view taken along line II-II 'of the top view shown in FIG. 3A, and is a cross-sectional view taken along line III-III' of the top view shown in FIG. 3A. A transistor having a recess gate manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in more detail with reference to B of FIG. 3.

도 3의 B에 도시한 바와 같이, 본 발명은 리세스 게이트 패턴(150, 160)을 형성한 다음, 제2 트렌치(180)를 후속 공정에 의해 갭필 산화막으로 매립하여 소자 분리막을 형성함으로써, 종래 기술에 따른 문제점인 실리콘 돌기의 생성을 제거(P)하여 기생 채널의 형성을 방지할 수 있다. As shown in FIG. 3B, the present invention forms the device isolation film by forming the recess gate patterns 150 and 160 and then filling the second trench 180 with the gapfill oxide film by a subsequent process. It is possible to prevent the formation of parasitic channels by removing (P) the generation of silicon protrusions, which is a problem according to the technology.

보다 상세하게, 종래 기술에 따른 문제점을 나타낸 도 1의 A와 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 리세스 게이트를 나타낸 도 3의 B를 비교하여 보면, 종래 기술에 따르면, 소자 분리막을 형성하여 소자 분리 영역과 활성 영역을 구분한 다음, 기판의 활성 영역에 게이트 형성 영역을 정의하는 트렌치 식각 시, 인접하는 소자 분리막의 측벽에 활성 영역의 실리콘 기판의 일부 분이 잔류되어 실리콘 돌기를 형성하여 기생 채널을 형성하였으나, 본 발명은 리세스 게이트 패턴을 형성한 다음, 제2 트렌치를 후속 공정에 의해 갭필 산화막으로 매립하여 소자 분리막을 형성하여 실리콘 돌기의 생성을 방지한다.
More specifically, comparing the A of FIG. 1 showing a problem according to the prior art and the B of FIG. 3 showing a recess gate manufactured by the method of manufacturing a semiconductor device according to the embodiment of the present invention, according to the prior art After forming the device isolation layer to separate the device isolation region from the active region, and during the trench etching defining the gate formation region in the active region of the substrate, a portion of the silicon substrate of the active region remains on the sidewalls of the adjacent device isolation layers. Although the protrusions are formed to form parasitic channels, the present invention forms a recess gate pattern, and then fills the second trench with a gap-fill oxide film by a subsequent process to form a device isolation layer to prevent the formation of silicon protrusions.

상기한 바와 같이 본 발명은 리세스 게이트 패턴을 형성한 다음, 소자 분리막을 형성하여 기판을 활성 영역과 소자 분리 영역으로 구분하고 있으므로, 리세스 게이트 패턴을 형성하기 위한 트렌치 식각 시, 실리콘 돌기의 생성을 제거하여 기생 채널의 형성을 방지한다. As described above, according to the present invention, after forming the recess gate pattern and forming a device isolation layer, the substrate is divided into an active region and a device isolation region. Thus, a silicon protrusion is generated during the trench etching to form the recess gate pattern. To prevent the formation of parasitic channels.

따라서, 반도체 소자의 특성 및 신뢰성을 개선할 수 있다.Therefore, the characteristics and the reliability of the semiconductor device can be improved.

Claims (3)

패드 산화막 및 패드 질화막이 순차 적층되어 있는 실리콘 기판 위에 게이트 형성 영역을 정의하는 제1 감광막 패턴을 형성하는 단계와,Forming a first photoresist pattern defining a gate formation region on a silicon substrate on which a pad oxide film and a pad nitride film are sequentially stacked; 상기 제1 감광막 패턴을 마스크로 상기 기판을 식각하여 소정 깊이를 가지는 제1 트렌치를 형성하는 단계와,Etching the substrate using the first photoresist pattern as a mask to form a first trench having a predetermined depth; 상기 제1 트렌치가 형성된 기판에 열산화 공정을 진행하여 게이트 산화막을 형성하는 단계와,Performing a thermal oxidation process on the substrate on which the first trench is formed to form a gate oxide film; 상기 제1 트렌치가 매립되도록 상기 기판 전면에 도전막을 형성하는 단계와,Forming a conductive film on the entire surface of the substrate to fill the first trenches; 상기 도전막을 상기 패드 질화막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계와,Chemical mechanical polishing the conductive film to a point where the upper surface of the pad nitride film is exposed; 상기 패드 질화막 위에 소자 분리 영역을 정의하는 제2 감광막 패턴을 형성하는 단계와,Forming a second photoresist pattern defining an isolation region on the pad nitride film; 상기 제2 감광막 패턴을 마스크로 상기 기판을 식각하여 제2 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And etching the substrate using the second photoresist pattern as a mask to form a second trench. 제1항에 있어서, The method of claim 1, 상기 제1 트렌치는 50~2000Å의 깊이를 가지게 형성하는 반도체 소자의 제조 방법.The first trench is formed in a semiconductor device manufacturing method having a depth of 50 ~ 2000Å. 제1항에 있어서,The method of claim 1, 상기 제2 트렌치는 상기 제1 트렌치의 깊이 보다 더 깊은 깊이를 가지게 형성하는 반도체 소자의 제조 방법.And forming the second trench to have a depth deeper than that of the first trench.
KR1020040049161A 2004-06-28 2004-06-28 Method for forming the semiconductor device KR100598174B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040049161A KR100598174B1 (en) 2004-06-28 2004-06-28 Method for forming the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040049161A KR100598174B1 (en) 2004-06-28 2004-06-28 Method for forming the semiconductor device

Publications (2)

Publication Number Publication Date
KR20060000351A KR20060000351A (en) 2006-01-06
KR100598174B1 true KR100598174B1 (en) 2006-07-10

Family

ID=37103656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040049161A KR100598174B1 (en) 2004-06-28 2004-06-28 Method for forming the semiconductor device

Country Status (1)

Country Link
KR (1) KR100598174B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866721B1 (en) * 2007-06-29 2008-11-05 주식회사 하이닉스반도체 Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR20060000351A (en) 2006-01-06

Similar Documents

Publication Publication Date Title
US7652331B2 (en) Semiconductor device and method for fabricating the same
KR100673133B1 (en) Method for fabricating semiconductor device
JP2006339621A (en) Method for fabricating semiconductor device
KR100701701B1 (en) Semiconductor device and method of manufacturing the same
KR100680429B1 (en) Method for fabricating semiconductor device
KR100900232B1 (en) Semiconductor device and method of manufacturing the same
KR20070069405A (en) Method of fabricating the semiconductor device
KR101024771B1 (en) Semiconductor having buried wordline and method for manufacturing the same
KR100636919B1 (en) Method for fabricating semiconductor device
KR100598174B1 (en) Method for forming the semiconductor device
KR100900237B1 (en) Semiconductor device and method of manufacturing the same
KR100745882B1 (en) Semiconductor device and method for fabricating the same
KR101003489B1 (en) Method of manufacturing Buried channel transistor having recess gate
KR100486120B1 (en) Method for forming of mos transistor
KR20070003068A (en) Method of fabricating the semiconductor device having recessed channel
KR20070028068A (en) Method of manufacturing semiconductor device
KR100835471B1 (en) manufacturing method of semiconductor device
KR100629694B1 (en) Method for manufacturing semiconductor device
KR100732755B1 (en) Method for fabricating recess gate in semiconductor device
KR100700282B1 (en) Mathode of manufacturing semiconductor device
KR20090110694A (en) Method for manufacturing semiconductor device
KR100876886B1 (en) Method of manufacturing semiconductor device
KR100568754B1 (en) Transistor and forming method thereof
KR20060134320A (en) Trench isolation layer and method of fabricating the same
KR20080097836A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee