KR101003489B1 - Method of manufacturing Buried channel transistor having recess gate - Google Patents

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Abstract

본 발명은 반도체 기판 상에 순차 형성된 패드 질화막, 패드막 및 패드 산화막을 사진 식각 공정으로 패터닝 하는 단계와, 패드 질화막을 하드 마스크로 이용한 식각 공정으로 반도체 기판에 소자 분리 트렌치를 형성하는 단계와, 소자 분리 트렌치를 매립 절연막으로 매립한 후 패드 질화막이 노출될때까지 연마하는 단계와, 패드 질화막을 습식 식각으로 제거하고 패드막 양측 일부를 리세스하는 단계와, 리세스된 패드막을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판을 세미 리세스하는 단계와, 패드막 및 패드 산화막을 제거한 후 사진 및 식각 공정을 진행하여 게이트 트렌치를 형성하는 단계와, 게이트 트렌치 내부에 게이트 산화막 및 게이트 도전막을 형성한 후 패터닝 공정을 진행하여 게이트 패턴을 형성하는 단계를 포함하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법을 제공한다.
The present invention provides a method of forming a device isolation trench in a semiconductor substrate by patterning a pad nitride layer, a pad layer, and a pad oxide layer sequentially formed on the semiconductor substrate using a photolithography process, and using an etching process using the pad nitride layer as a hard mask. Burying the isolation trench with a buried insulating film and polishing the pad nitride film until the pad nitride film is exposed; removing the pad nitride film by wet etching and recessing a part of both sides of the pad film; and using an recessed pad film as a hard mask. Forming a gate trench by semi-recessing the semiconductor substrate, removing the pad layer and the pad oxide layer, and performing a photo and etching process, and forming a gate oxide layer and a gate conductive layer in the gate trench A recess including a process of forming a gate pattern by performing a process It provides a process for the production of the buried-channel transistor having a gate.

유효 채널, 뿔 형상, 경계면, 패드막Effective channel, horn shape, interface, pad membrane

Description

리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법{Method of manufacturing Buried channel transistor having recess gate} Method of manufacturing buried channel transistor having recess gate {Method of manufacturing Buried channel transistor having recess gate}             

도1a 내지 도1j는 종래 기술에 의한 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법을 나타낸 순차적인 공정 단면도이다.1A to 1J are sequential process cross-sectional views showing a method of manufacturing a buried channel transistor having a recess gate according to the prior art.

도2a 내지 도2j는 본 발명에 의한 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법의 일 실시예를 나타낸 순차적인 공정 단면도이다.2A to 2J are sequential process cross-sectional views showing one embodiment of a method of manufacturing a buried channel transistor with a recess gate according to the present invention.

도3a 내지 도3j는 본 발명에 의한 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법의 또 다른 실시예를 나타낸 순차적인 공정 단면도이다.
3A to 3J are sequential process cross-sectional views showing yet another embodiment of a method of manufacturing a buried channel transistor with a recess gate according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 패드 산화막200 semiconductor substrate 202 pad oxide film

204 : 패드막 206 : 패드 질화막204: pad film 206: pad nitride film

208 : 소자 분리 트렌치 210 : 매립 절연막208 device isolation trench 210 buried insulating film

214 : 리세스 게이트 영역 216 : 게이트 유전막214: recess gate region 216: gate dielectric layer

218 : 게이트 도전막 220 : 하드 마스크 물질층
218: gate conductive film 220: hard mask material layer

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 일정 문턱 전압 및 유효 채널 길이 증가시킬 수 있는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a buried channel transistor having a recess gate capable of increasing a constant threshold voltage and an effective channel length.

반도체 장치가 고집적화 됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. 이에 따라, 제조 공정의 어려움이 발생할 뿐만 아니라, 메모리 소자의 충분한 전하 저장 시간을 확보하기 어려운 문제점이 있다. As the semiconductor device is highly integrated, the size of the device formation region, that is, the active region, is reduced, and accordingly, the channel length of the MOS transistor formed in the active region is reduced to sub-micron level or less. Accordingly, not only the difficulty of the manufacturing process occurs, but also it is difficult to secure sufficient charge storage time of the memory device.

특히, 실제 소자의 사이즈가 감소함에 따라 반도체 기판의 도핑 농도를 증가시켜야 하고 이에 따라 전계가 증가하여 결국, 누설 전류를 증가시키게 된다. 이러한 문제점을 해결하기 위한 가장 효과적인 방법은 채널 길이를 늘림으로써 반도체 기판의 도핑 농도를 낮추는 것이다. In particular, as the size of the actual device decreases, the doping concentration of the semiconductor substrate must be increased, thereby increasing the electric field, which in turn increases the leakage current. The most effective way to solve this problem is to reduce the doping concentration of the semiconductor substrate by increasing the channel length.

상기 채널 길이를 늘리는 방법으로 최근에는 게이트 전극 하부 반도체 기판의 채널 부위에 요철 부위를 만드는 이른바 리세스 게이트 트랜지스터(Recess gate transistor)가 채택되고 있다. Recently, a so-called recess gate transistor has been adopted to increase the channel length to form an uneven portion in the channel portion of the semiconductor substrate under the gate electrode.

이 방법의 중요 포인트는 실리콘 기판 표면으로부터 소정 깊이 게이트 영역을 리세스 하는 방법으로 채널 길이를 늘리는 것이다. 이 방법에 의하면, 길어진 채널 길이로 인해 채널의 도핑 농도를 증가시키지 않고도 단채널 효과를 방지할 수 있다. An important point of this method is to increase the channel length by recessing a predetermined depth gate region from the silicon substrate surface. According to this method, the short channel effect can be prevented without increasing the doping concentration of the channel due to the longer channel length.

도1a 내지 도1j는 종래 기술에 의한 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법을 나타낸 순차적인 공정 단면도이다.1A to 1J are sequential process cross-sectional views showing a method of manufacturing a buried channel transistor having a recess gate according to the prior art.

우선, 도1a에 도시된 바와 같이 반도체 기판(100)에 패드 산화막(102) 및 패드 질화막(104)을 순차로 증착한 후 도1b에 도시된 바와 같이 상기 패드 질화막(104) 및 패드 산화막(102)을 사진 및 식각 공정을 이용하여 패터닝한다. First, as shown in FIG. 1A, the pad oxide film 102 and the pad nitride film 104 are sequentially deposited on the semiconductor substrate 100, and then the pad nitride film 104 and the pad oxide film 102 are shown in FIG. 1B. ) Is patterned using photo and etching processes.

이어서, 상기 패드 질화막(104)을 하드 마스크(도시하지 않음)를 이용한 식각 공정을 진행하여 도1c에 도시된 바와 같이 반도체 기판에 소자 분리 트렌치(106)를 형성한다. Subsequently, the pad nitride layer 104 is etched using a hard mask (not shown) to form an isolation trench 106 in the semiconductor substrate as shown in FIG. 1C.

그리고 나서, 도1d에 도시된 바와 같이 상기 결과물 전면에 매립 절연막(108)을 증착한다. 이때, 매립 절연막(108)은 갭필 특성 및 산화막 강도 특성을 좋게 하기 위해 고밀도 플라즈마 증착 방식(HDP : high density plasma)을 사용하여 증착한다. Then, a buried insulating film 108 is deposited on the entire surface of the resultant product as shown in FIG. 1D. In this case, the buried insulating film 108 is deposited by using a high density plasma deposition method (HDP: high density plasma) in order to improve the gap fill characteristics and the oxide film strength characteristics.

그런 다음, 도1e에 도시된 바와 같이 상기 패드 질화막(104)을 연마 정지막으로 사용한 화학 기계적 연마 공정(CMP : chemical and mechanical polishing)을 실시하여 상기 패드 질화막(104)이 노출될 때까지 매립 절연막(108)을 평탄화한 다음, 도1f에 도시된 바와 같이 상기 패드 질화막(104) 및 패드 산화막(102)을 제거한다. Then, as shown in FIG. 1E, a buried insulating film is formed until the pad nitride film 104 is exposed by performing a chemical mechanical polishing process (CMP) using the pad nitride film 104 as a polishing stop film. After planarizing the 108, the pad nitride film 104 and the pad oxide film 102 are removed as shown in FIG. 1F.

이어서, 도1g에 도시된 바와 같이 리세스 형성 영역을 개방하는 포토레지스 트 패턴(110)을 형성하고, 상기 포토 레지스트 패턴(110)을 식각 마스크로 이용하여 도1h에 도시된 바와 같이 기판을 식각하여 리세스 게이트 영역(112)을 형성한다. Subsequently, as shown in FIG. 1G, a photoresist pattern 110 for opening the recess formation region is formed, and the substrate is etched as shown in FIG. 1H by using the photoresist pattern 110 as an etching mask. As a result, the recess gate region 112 is formed.

그런 후에, 상기 포토레지스트 패턴(110)을 제거한 후 도1i에 도시된 바와 같이 게이트 유전막(114), 게이트 도전막(116) 및 하드 마스크 물질층(118)을 순차 형성하고, 사진 및 식각 공정을 진행하여 도1j에 도시된 바와 같이 게이트 패턴(120)을 형성한다. After removing the photoresist pattern 110, the gate dielectric layer 114, the gate conductive layer 116, and the hard mask material layer 118 are sequentially formed as shown in FIG. 1I, and a photo and etching process is performed. Proceeding to form a gate pattern 120 as shown in Figure 1j.

앞서 설명한 바와 같이, 상기 리세스 게이트 트랜지스터(Recess gate transistor) 구조를 만들기 위해서는 반도체 기판의 리세스 시킬 영역을 식각해 낸 후 게이트 유전막을 형성하고 게이트 도전막을 증착한 다음 게이트 전극 패터닝을 실시하게된다. As described above, in order to form the recess gate transistor structure, a region to be recessed of the semiconductor substrate is etched, a gate dielectric layer is formed, a gate conductive layer is deposited, and gate electrode patterning is performed.

이때, 리세스 시킨 지역을 길이 방향 단면을 보면 도1j에 도시된 바와 같이 반도체 기판의 양쪽 끝단에 뿔과 같이 솟아 오르는 부분(A)이 발생한다. 이 뿔 형상은 반도체 기판과 기판 내에 형성된 소자 분리막과의 경계면에서의 식각 율이 다르기 때문에 발생한다. At this time, when looking at the longitudinal section of the recessed area, as shown in Fig. 1J, a portion A that rises like a horn occurs at both ends of the semiconductor substrate. This horn shape occurs because the etching rate at the interface between the semiconductor substrate and the element isolation film formed in the substrate is different.

상기 뿔 형상(A)은 트랜지스터를 형성한 후 동작시킬 때 제일 먼저 채널 영역을 형성하게 된다. 이로 인해 뿔 형상이 형성된 영역과 그 이외의 영역에서 채널이 형성되는 즉, 문턱 전압이 서로 달라지게 되어 일정 범위의 문턱 전압을 갖는 소자를 만들기 어렵게 된다. The horn shape A first forms a channel region when the transistor is formed and then operated. As a result, a channel is formed in a region where the horn shape is formed and the other regions, that is, the threshold voltages are different from each other, making it difficult to produce a device having a threshold voltage in a certain range.

또한, 리세스 되는 깊이를 줄일수록 뿔 형상의 높이를 감소시키고 균일한 단 면은 얻을 수 있으나, 리세스 깊이와 유효 채널 길이가 비례 하므로 유효 채널 길이가 감소되는 문제점이 있다.
In addition, as the depth of the recess is reduced, the height of the horn shape may be reduced and a uniform cross section may be obtained. However, since the depth of the recess is proportional to the effective channel length, the effective channel length is reduced.

본 발명이 이루고자 하는 기술적 과제는 반도체 기판과 소자 분리막 경계부의 식각율 차이에 따른 뿔 형상 발생을 방지함으로써 일정한 문턱 전압을 갖는 소자를 형성할 뿐만 아니라 유효 채널 길이를 증가시킬 수 있는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법을 제공하기 위한 것이다.
The technical problem to be achieved by the present invention is to prevent the formation of the horn shape according to the difference in the etching rate between the semiconductor substrate and the device isolation layer boundary not only to form a device having a constant threshold voltage but also has a recess gate that can increase the effective channel length It is to provide a method for manufacturing a buried channel transistor.

상기 기술적 과제를 해결하기 위한 본 발명은 반도체 기판 상에 순차 형성된 패드 질화막, 패드막 및 패드 산화막을 사진 식각 공정으로 패터닝 하는 단계와, 상기 패드 질화막을 하드 마스크로 이용한 식각 공정으로 반도체 기판에 소자 분리 트렌치를 형성하는 단계와, 상기 소자 분리 트렌치를 매립 절연막으로 매립한 후 패드 질화막이 노출될때까지 연마하는 단계와, 상기 패드 질화막을 습식 식각으로 제거하고 패드막 양측 일부를 리세스하는 단계와, 상기 리세스된 패드막을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판을 세미 리세스하는 단계와, 상기 패드막 및 패드 산화막을 제거한 후 사진 및 식각 공정을 진행하여 게이트 트렌치를 형성하는 단계 및 상기 게이트 트렌치 내부에 게이트 산화막 및 게이트 도전막을 형성한 후 패터닝 공정을 진행하여 게이트 패턴을 형성하는 단계를 포함하는 리 세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법을 제공한다. The present invention for solving the above technical problem is a step of patterning the pad nitride film, the pad film and the pad oxide film sequentially formed on the semiconductor substrate by a photolithography process, and the device isolation on the semiconductor substrate by an etching process using the pad nitride film as a hard mask Forming a trench, embedding the device isolation trench with a buried insulating film, and then polishing the pad nitride layer until the pad nitride layer is exposed, removing the pad nitride layer by wet etching, and recessing portions of both sides of the pad layer; Semi-recessing the semiconductor substrate by performing an etching process using the recessed pad layer as a hard mask, forming a gate trench by removing the pad layer and the pad oxide layer, and performing a photo and etching process, and the gate trench After forming a gate oxide film and a gate conductive film therein, the patterner Proceeds to process the samples to provide a method for producing the recess the buried-channel transistor having a gate forming a gate pattern.

여기서, 상기 게이트 트렌치 깊이는 소자 분리 트렌치 깊이의 50~70%로 형성하는 것이 바람직하다.Here, the gate trench depth is preferably formed to be 50 to 70% of the device isolation trench depth.

또한, 상기 패드막은 패드 질화막 습식 식각에 이용되는 식각액에 식각되지 않는 물질로 형성하는 것이 바람직하다.In addition, the pad layer may be formed of a material that is not etched into the etchant used for pad nitride film wet etching.

상기한 또 다른 목적을 달성하기 위한 본 발명은 반도체 기판 상에 순차 형성된 패드 질화막, 패드막 및 패드 산화막을 사진 식각 공정으로 패터닝 하는 단계와, 상기 패드 질화막을 하드 마스크로 이용한 식각 공정으로 반도체 기판에 소자 분리 트렌치를 형성하는 단계와, 상기 소자 분리 트렌치를 매립 절연막으로 매립한 후 패드 질화막이 노출될때까지 연마하는 단계와, 상기 매립 절연막을 식각하여 상기 패드막 양측벽을 노출시킨 후 상기 패드막 양측벽을 습식 식각 공정으로 일부 리세스 하는 단계와, 상기 패드 질화막을 습식 식각으로 제거한 후 리세스된 패드막을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판을 세미 리세스하는 단계와, 상기 패드막 및 패드 산화막을 제거한 후 사진 및 식각 공정을 진행하여 게이트 트렌치를 형성하는 단계와, 상기 게이트 트렌치 내부에 게이트 산화막 및 게이트 도전막을 형성한 후 패터닝 공정을 진행하여 게이트 패턴을 형성하는 단계를 포함하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법을 제공한다.According to another aspect of the present invention, a pad nitride film, a pad film, and a pad oxide film sequentially formed on a semiconductor substrate are patterned by a photolithography process and an etching process using the pad nitride film as a hard mask is performed on the semiconductor substrate. Forming a device isolation trench, embedding the device isolation trench with a buried insulating film, and polishing until the pad nitride film is exposed; etching the buried insulating film to expose both sidewalls of the pad film, and then both sides of the pad film. Partially recessing the wall by a wet etching process, removing the pad nitride layer by wet etching, and then etching the semiconductor substrate by using a recessed pad layer as a hard mask to semi-recess the semiconductor substrate; After the pad oxide is removed, the gate trench is formed by performing a photo and etching process. And forming a gate pattern by forming a gate oxide film and a gate conductive film in the gate trench, and then patterning the gate pattern to form a gate pattern transistor having a recess gate.

여기서, 상기 게이트 트렌치 깊이는 소자 분리 트렌치 깊이의 50~70%로 형성하는 것이 바람직하다. Here, the gate trench depth is preferably formed to be 50 to 70% of the device isolation trench depth.                     

또한, 상기 패드막은 패드 질화막 습식 식각에 이용되는 식각액에 식각되지 않는 물질로 형성하는 것이 바람직하다.
In addition, the pad layer may be formed of a material that is not etched into the etchant used for pad nitride film wet etching.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도면에서 여러층 및 여러 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법에 대하여 도면을 참조하여 상세히 설명하고자 한다.Now, a method of manufacturing a buried channel transistor having a recess gate according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도2a 내지 도2j는 본 발명에 의한 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법의 일 실시예를 나타낸 순차적인 공정 단면도이다.2A to 2J are sequential process cross-sectional views showing one embodiment of a method of manufacturing a buried channel transistor with a recess gate according to the present invention.

우선, 도2a에 도시된 바와 같이 반도체 기판(200)에 패드 산화막(202), 패드막(204) 및 패드 질화막(206)을 순차로 형성한다. 이때, 상기 패드막(204)은 상기 패드 질화막(206)과의 물성 구분이 가능한 물질로 형성하되, 질화막 식각용액으로 이용되는 Hot H3PO4(인산) 용액에 의해 딥 아웃(Dip out)되지 않는 물질로 형성하는 것이 바람직하다.First, as shown in FIG. 2A, a pad oxide film 202, a pad film 204, and a pad nitride film 206 are sequentially formed on the semiconductor substrate 200. In this case, the pad film 204 is formed of a material that can be distinguished from the pad nitride film 206, but is not made to dip out by a hot H3PO4 (phosphate) solution used as an nitride film etching solution. It is preferable to form.

이어서, 상기 패드 질화막(206), 패드막(204) 및 패드 산화막(202)을 사진 및 식각 공정을 이용하여 패터닝한 후 상기 패드 질화막(206)을 하드 마스크로 이 용한 식각 공정을 진행하여 도2b에 도시된 바와 같이 반도체 기판(200)에 소자 분리 트렌치(208)를 형성한다. Subsequently, the pad nitride film 206, the pad film 204, and the pad oxide film 202 are patterned using a photolithography and an etching process, and then the etching process using the pad nitride film 206 as a hard mask is performed. An isolation trench 208 is formed in the semiconductor substrate 200 as shown in FIG.

그리고 나서, 도2c에 도시된 바와 같이 매립 절연막(210)을 증착한다. 이때, 매립 절연막(210)은 갭필 특성 및 산화막 강도 특성을 좋게 하기 위해 고밀도 플라즈마 증착 방식(HDP : high density plasma)을 사용하여 증착한다. Then, the buried insulating film 210 is deposited as shown in FIG. 2C. In this case, the buried insulating film 210 is deposited using a high density plasma deposition method (HDP) in order to improve the gap fill characteristics and the oxide film strength characteristics.

그런 다음, 도2d에 도시된 바와 같이 상기 패드 질화막(206)을 연마 정지막으로 사용한 화학 기계적 연마 공정(CMP : chemical and mechanical polishing)을 실시하여 상기 패드 질화막(206)이 노출될 때까지 매립 절연막(210)을 평탄화한 다다. Then, as illustrated in FIG. 2D, a buried insulating film is exposed until the pad nitride film 206 is exposed by performing a chemical mechanical polishing process (CMP) using the pad nitride film 206 as a polishing stop film. Flatten 210.

이어, 도2e에 도시된 바와 같이 상기 패드 질화막(206)을 제거하여 패드막(204)을 노출시킨다. Next, as shown in FIG. 2E, the pad nitride film 206 is removed to expose the pad film 204.

그 다음, 도2f에 도시된 바와 같이 블랭킷 식각 공정을 진행하여 패드막(204a) 일부를 식각해낸 후에 도2g에 도시된 바와 같이 식각된 패드막(204a)을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판(200)을 세미 리세스(Semi Recess)시킨다. Next, as shown in FIG. 2F, a blanket etching process is performed to etch a portion of the pad film 204a, and then an etching process using the etched pad film 204a as a hard mask is performed as shown in FIG. 2G. The semiconductor substrate 200 is semi recessed.

이어서, 도2h에 도시된 바와 같이 상기 식각된 패드막(204a) 및 패드 산화막(202)을 제거한 후 게이트 예정 영역을 정의하는 포토레지스트 패턴(도시하지 않음)을 형성하고, 상기 포토 레지스트 패턴(도시하지 않음)을 식각 마스크로 이용하여 도2h에 도시된 바와 같이 반도체 기판(200)을 식각하여 리세스 게이트 영역(214)을 형성한다. 이때, 리세스 깊이는 도 2b의 소자 분리 트렌치(208)의 50~70% 정도 되도록 하는 것이 바람직하다. Subsequently, as shown in FIG. 2H, the etched pad film 204a and the pad oxide film 202 are removed, and then a photoresist pattern (not shown) defining a gate predetermined region is formed, and the photoresist pattern (not shown) is illustrated. Not shown) is used to etch the semiconductor substrate 200 to form a recess gate region 214 as shown in FIG. 2H. In this case, the recess depth may be about 50 to 70% of the device isolation trench 208 of FIG. 2B.

그런 후에, 도2i에 도시된 바와 같이 게이트 유전막(216)을 형성한 후 게이트 도전막(218) 및 하드 마스크 물질층(220)을 형성한다.Thereafter, as shown in FIG. 2I, the gate dielectric layer 216 is formed, followed by the gate conductive layer 218 and the hard mask material layer 220.

이후, 상기 하드 마스크 물질층(220) 위에 게이트 형성영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고 이를 사진 및 식각 공정을 진행하여 도2j에 도시된 바와 같이 게이트 패턴(222)을 형성한다. Subsequently, a photoresist pattern (not shown) defining a gate formation region is formed on the hard mask material layer 220, and a photo pattern and an etching process are performed to form a gate pattern 222 as illustrated in FIG. 2J. .

도3a 내지 도3j는 본 발명에 의한 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법의 또 다른 실시예를 나타낸 순차적인 공정 단면도이다.3A to 3J are sequential process cross-sectional views showing yet another embodiment of a method of manufacturing a buried channel transistor with a recess gate according to the present invention.

우선, 도3a에 도시된 바와 같이 반도체 기판(200) 위에 패드 산화막(202), 패드막(204) 및 패드 질화막(206)을 순차로 형성한다. 이때, 상기 패드막(204)은 상기 패드 질화막(206)과의 물성 구분이 가능한 물질로 형성하되, 질화막 식각용액으로 이용되는 Hot H3PO4(인산) 용액에 의해 딥 아웃(Dip out)되지 않는 물질로 형성하는 것이 바람직하다.First, as shown in FIG. 3A, a pad oxide film 202, a pad film 204, and a pad nitride film 206 are sequentially formed on the semiconductor substrate 200. In this case, the pad film 204 is formed of a material that can be distinguished from the pad nitride film 206, but is not made to dip out by a hot H3PO4 (phosphate) solution used as an nitride film etching solution. It is preferable to form.

이어서, 도3b에 도시된 바와 같이 상기 패드 질화막(206), 패드막(204) 및 패드 산화막(202)을 사진 및 식각 공정을 이용하여 패터닝한 후 상기 패드 질화막(206)을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판 내에 소자 분리 트렌치(208)를 형성한다. Subsequently, as illustrated in FIG. 3B, the pad nitride layer 206, the pad layer 204, and the pad oxide layer 202 are patterned using a photolithography and an etching process, and then etching is performed using the pad nitride layer 206 as a hard mask. The process proceeds to form an isolation trench 208 in the semiconductor substrate.

그리고 나서, 도3c에 도시된 바와 같이 매립 절연막(210)을 증착한다. 이때, 매립 절연막(210)은 갭필 특성 및 산화막 강도 특성을 좋게 하기 위해 고밀도 플라즈마 증착 방식(HDP : high density plasma)을 사용하여 증착한다. Then, the buried insulating film 210 is deposited as shown in FIG. 3C. In this case, the buried insulating film 210 is deposited using a high density plasma deposition method (HDP) in order to improve the gap fill characteristics and the oxide film strength characteristics.                     

그런 다음, 도3d에 도시된 바와 같이 상기 패드 질화막(204)을 연마 정지막으로 사용한 화학 기계적 연마 공정(CMP : chemical and mechanical polishing)을 실시하여 상기 패드 질화막(206)이 노출될 때까지 매립 절연막(210)을 평탄화한다. Then, as illustrated in FIG. 3D, a buried insulating film is exposed until the pad nitride film 206 is exposed by performing a chemical mechanical polishing process (CMP) using the pad nitride film 204 as a polishing stop film. Planarize the 210.

이어서, 도3e에 도시된 바와 같이 상기 매립 절연막(210)을 습식 식각으로 식각하여 패드막(204)의 측벽을 노출시킨 다음, 습식 식각 공정을 진행하여 상기 패드막(204)의 측벽 일부를 식각한다, Subsequently, as shown in FIG. 3E, the buried insulating layer 210 is etched by wet etching to expose the sidewall of the pad layer 204, and then a part of the sidewall of the pad layer 204 is etched by performing a wet etching process. do,

그리고 나서, 도3f에 도시된 바와 같이, 상기 패드 질화막(206)을 제거하여 패드막(204)을 완전히 노출시킨다.Then, as shown in FIG. 3F, the pad nitride film 206 is removed to completely expose the pad film 204.

이어, 도3g에 도시된 바와 같이. 상기 패드막(204)을 이용한 식각 공정을 진행하여 반도체 기판을 리세스시킨다. Then, as shown in Fig. 3g. An etching process using the pad layer 204 is performed to recess the semiconductor substrate.

이어서, 잔류하는 패드막(204) 및 패드 산화막(202)을 제거한 후 게이트 예정 영역을 정의하는 포토레지스트 패턴(도시하지 않음) 형성하고, 상기 포토 레지스트 패턴(도시하지 않음)을 식각 마스크로 이용하여 도3h에 도시된 바와 같이 반도체 기판(200)을 식각하여 리세스 게이트 영역(214)을 형성한다. 이때, 리세스 깊이는 도3b의 소자 분리 트렌치(208)의 50~70% 정도 되도록 하는 것이 바람직하다. Subsequently, after removing the remaining pad film 204 and the pad oxide film 202, a photoresist pattern (not shown) defining a gate predetermined region is formed, and the photoresist pattern (not shown) is used as an etching mask. As shown in FIG. 3H, the semiconductor substrate 200 is etched to form a recess gate region 214. In this case, the recess depth may be about 50 to 70% of the device isolation trench 208 of FIG. 3B.

그런 후에, 도3i에 도시된 바와 같이 게이트 도전막(218) 및 하드 마스크 물질층(220)등을 순차 형성한다.Thereafter, as shown in FIG. 3I, the gate conductive film 218 and the hard mask material layer 220 are sequentially formed.

이후, 상기 하드 마스크 물질층 위에 게이트 형성 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성하고 이를 사진 및 식각 공정을 진행하여 도3j에 도시된 바와 같이 게이트 패턴(222)을 형성한다. Thereafter, a photoresist pattern (not shown) defining a gate formation region is formed on the hard mask material layer, and a photo pattern and an etching process are performed to form a gate pattern 222 as illustrated in FIG. 3J.                     

이와 같이 본 발명의 실시예들에 따르면, 패드 산화막과 패드 질화막 사이에 추가의 패드막을 삽입한 후 패드막을 이용하여 별도의 사진 공정의 추가 없이 반도체 기판과 소자 분리용 매립 절연막의 식각율 차이에 따라 뿔 형상이 발생하는 영역을 세미 리세스 시킴으로써 후속 게이트 트렌치 식각 공정 시 뿔 형상이 발생하지 않도록 할 수 있다. 이에 따라, 뿔 형상에 따른 문턱 전압의 균일도 저하를 방지할 뿐만 아니라 채널 영역 감소에 따른 유효 채널 감소를 방지할 수 있다. As described above, according to embodiments of the present invention, an additional pad layer is inserted between the pad oxide layer and the pad nitride layer, and then the pad layer is used, depending on the etching rate difference between the semiconductor substrate and the buried insulating layer for device isolation, without additional photographic process. By semi-recessing the region where the horn shape occurs, the horn shape may not be generated during the subsequent gate trench etching process. As a result, the uniformity of the threshold voltage according to the shape of the horn can be prevented and the effective channel can be prevented due to the reduction of the channel region.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상술한 바와 같이 본 발명은 별도의 사진 및 식각 공정 없이 패드막을 이용하여 소자 분리막과 반도체 기판 경계부에서 발생하는 뿔 형상 발생을 방지함으로써 사진 식각의 단순화를 이룰수 있는 이점이 있다. 또한, 뿔 형상 방지에 따라 일정한 문턱 전압을 갖는 소자를 형성함으로써 소자의 신뢰성을 향상시킬 수 있는 이점이 있다. As described above, the present invention has an advantage of simplifying photolithography by preventing the occurrence of a horn shape occurring at the boundary between the device isolation layer and the semiconductor substrate using a pad layer without a separate photo and etching process. In addition, there is an advantage that can improve the reliability of the device by forming a device having a constant threshold voltage in accordance with the prevention of the horn shape.

그리고, 유효 채널 길이를 증가시키면서 뿔 형상 발생을 방지함으로써 전기적 특성이 우수한 소자를 형성할 수 있는 이점이 있다. In addition, there is an advantage in that an element having excellent electrical characteristics can be formed by preventing the formation of the horn shape while increasing the effective channel length.

Claims (6)

반도체 기판 상에 순차 형성된 패드 질화막, 패드막 및 패드 산화막을 사진 식각 공정으로 패터닝 하는 단계와,Patterning the pad nitride film, the pad film, and the pad oxide film sequentially formed on the semiconductor substrate by a photolithography process; 상기 패드 질화막을 하드 마스크로 이용한 식각 공정으로 반도체 기판에 소자 분리 트렌치를 형성하는 단계와,Forming an isolation trench in the semiconductor substrate by an etching process using the pad nitride layer as a hard mask; 상기 소자 분리 트렌치를 매립 절연막으로 매립한 후 패드 질화막이 노출될때까지 연마하는 단계와,Filling the device isolation trench with a buried insulating film and polishing the pad nitride film until the pad nitride film is exposed; 상기 패드 질화막을 습식 식각으로 제거하고 패드막 양측 일부를 리세스하는 단계와,Removing the pad nitride layer by wet etching and recessing portions of both sides of the pad layer; 상기 리세스된 패드막을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판을 세미 리세스하는 단계와,Semi-recessing the semiconductor substrate by performing an etching process using the recessed pad layer as a hard mask; 상기 패드막 및 패드 산화막을 제거한 후 사진 및 식각 공정을 진행하여 게이트 트렌치를 형성하는 단계와,Removing the pad layer and the pad oxide layer to form a gate trench by performing a photo and etching process; 상기 게이트 트렌치 내부에 게이트 산화막 및 게이트 도전막을 형성한 후 패터닝 공정을 진행하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법.And forming a gate pattern by forming a gate oxide film and a gate conductive film in the gate trench, and then patterning a gate pattern. 제 1 항에 있어서,The method of claim 1, 상기 게이트 트렌치 깊이는 소자 분리 트렌치 깊이의 50~70%로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법.And forming a gate trench depth of 50 to 70% of a device isolation trench depth. 제 1항에 있어서,The method of claim 1, 상기 패드막은 패드 질화막 습식 식각에 이용되는 식각액에 식각되지 않는 물질로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법. And the pad film is formed of a material that is not etched into the etchant used for pad nitride film wet etching. 반도체 기판 상에 순차 형성된 패드 질화막, 패드막 및 패드 산화막을 사진 식각 공정으로 패터닝 하는 단계와,Patterning the pad nitride film, the pad film, and the pad oxide film sequentially formed on the semiconductor substrate by a photolithography process; 상기 패드 질화막을 하드 마스크로 이용한 식각 공정으로 반도체 기판에 소자 분리 트렌치를 형성하는 단계와,Forming an isolation trench in the semiconductor substrate by an etching process using the pad nitride layer as a hard mask; 상기 소자 분리 트렌치를 매립 절연막으로 매립한 후 패드 질화막이 노출될때까지 연마하는 단계와,Filling the device isolation trench with a buried insulating film and polishing the pad nitride film until the pad nitride film is exposed; 상기 매립 절연막을 식각하여 상기 패드막 양측벽을 노출시킨 후 상기 패드막 양측벽을 습식 식각 공정으로 일부 리세스 하는 단계와,Etching the buried insulating film to expose both sidewalls of the pad layer, and partially recessing both sidewalls of the pad layer by a wet etching process; 상기 패드 질화막을 습식 식각으로 제거한 후 리세스된 패드막을 하드 마스크로 이용한 식각 공정을 진행하여 반도체 기판을 세미 리세스하는 단계와,Semi-recessing the semiconductor substrate by removing the pad nitride layer by wet etching and then performing an etching process using the recessed pad layer as a hard mask; 상기 패드막 및 패드 산화막을 제거한 후 사진 및 식각 공정을 진행하여 게이트 트렌치를 형성하는 단계와,Removing the pad layer and the pad oxide layer to form a gate trench by performing a photo and etching process; 상기 게이트 트렌치 내부에 게이트 산화막 및 게이트 도전막을 형성한 후 패터닝 공정을 진행하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법.And forming a gate pattern by forming a gate oxide film and a gate conductive film in the gate trench, and then patterning a gate pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 게이트 트렌치 깊이는 소자 분리 트렌치 깊이의 50~70%로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법.And forming a gate trench depth of 50 to 70% of a device isolation trench depth. 제 4항에 있어서,The method of claim 4, wherein 상기 패드막은 패드 질화막 습식 식각에 이용되는 식각액에 식각되지 않는 물질로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 매몰 채널형 트랜지스터의 제조 방법. And the pad film is formed of a material that is not etched into the etchant used for pad nitride film wet etching.
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