KR100603249B1 - Method for fabricating floating gate of flash memory - Google Patents

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Abstract

본 발명은 비정질 실리콘을 이용하여 플로팅 게이트 형성 공정을 단순화하고 플로팅 게이트 형성시 언더 컷을 방지하는 플로팅 게이트 형성 방법에 관한 것이다.The present invention relates to a method of forming a floating gate that simplifies the process of forming a floating gate using amorphous silicon and prevents undercut when forming the floating gate.

본 발명의 플래시 메모리의 플로팅 게이트 형성 방법은 소정 소자가 형성된 기판상에 소자 분리막을 형성하는 단계; 상기 기판상에 제1절연막 및 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막에 이온 주입하여 도핑된 폴리막을 형성하는 단계; 상기 폴리막상에 제2절연막을 형성하는 단계; 상기 제2절연막상에 패턴을 형성하는 단계; 상기 패턴을 이용하여 제2절연막을 식각하는 단계; 상기 제2절연막상에 제3절연막을 형성하는 단계; 및 상기 기판을 전면 식각하여 상기 제3절연막 및 도핑된 폴리막을 식각하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.Floating gate forming method of a flash memory of the present invention comprises the steps of forming an isolation layer on a substrate on which a predetermined element is formed; Forming a first insulating film and an amorphous silicon film on the substrate; Ion implanting the amorphous silicon film to form a doped poly film; Forming a second insulating film on the poly film; Forming a pattern on the second insulating film; Etching the second insulating layer using the pattern; Forming a third insulating film on the second insulating film; And etching the entire surface of the substrate to etch the third insulating layer and the doped poly layer.

따라서, 본 발명의 플래시 메모리의 플로팅 게이트 형성 방법은 플로팅 게이트 형성시 발생하는 언더 컷을 방지하고 플로팅 게이트 하부에 생기는 ONO와 컨트롤 게이트의 폴리가 잔류하는 것을 방지하여 누설 전류를 방지할 수 있는 효과가 있다.Therefore, the floating gate forming method of the flash memory of the present invention prevents undercuts generated when the floating gate is formed and prevents leakage of ONO and control gates generated under the floating gate, thereby preventing leakage current. have.

플로팅 게이트, 비정질 실리콘Floating gate, amorphous silicon

Description

플래시 메모리의 플로팅 게이트 형성 방법{Method for fabricating floating gate of flash memory} Method for fabricating floating gate of flash memory             

도 1a 내지 도 1c는 종래기술에 의한 플래시 메모리의 플로팅 게이트 형성 방법의 공정 단면도.1A to 1C are cross-sectional views of a method of forming a floating gate of a flash memory according to the prior art.

도 2a 내지 도 2f는 본 발명에 의한 플래시 메모리의 플로팅 게이트 형성 방법의 공정 단면도.2A to 2F are cross-sectional views of a method of forming a floating gate of a flash memory according to the present invention.

본 발명은 플래시 메모리의 플로팅 게이트 형성 방법에 관한 것으로, 보다 자세하게는 비정질 실리콘을 증착한 후, 이온 주입 공정으로 도핑된 폴리 실리콘을 형성하고, 질화막을 이용하여 플로팅 게이트의 CD(Critical Dimesion, 이하 CD)를 줄이는 플로팅 게이트 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a floating gate of a flash memory, and more particularly, to deposit polycrystalline silicon, to form doped polysilicon by an ion implantation process, and to form a CD (Critical Dimesion, hereinafter CD) of a floating gate using a nitride film. It relates to a floating gate forming method for reducing ().

플래시 셀은 소거와 프로그램이 제품의 특성에 많은 영향을 끼치고 있다. 플래시는 제어 게이트에 전압을 인가함으로써 ONO(Oxide-Nitride-Oxide, 이하 ONO)을 거쳐 플로팅 게이트에 전압을 인가하는 커플링 비(Coupling Ratio)를 이용한다. 실리콘 표면에 형성되어 있는 활성 지역과 필드 지역에 형성되어 있는 플로팅 게이트의 성능은 표면의 거칠기(Roughness)와 CD가 중요한 영향을 미친다.In flash cells, erase and program have a lot of influence on product characteristics. The flash uses a coupling ratio for applying a voltage to the floating gate via an oxide-nitride-oxide (ONO) by applying a voltage to the control gate. The roughness of the surface and the CD have an important effect on the performance of the floating gate formed in the active area and the field area formed on the silicon surface.

도 1a 내지 도 1c는 종래기술에 의한 플래시 메모리의 플로팅 게이트 형성 공정의 단면도이다.1A to 1C are cross-sectional views of a floating gate forming process of a flash memory according to the prior art.

먼저, 도 1a에서 보는 바와 같이 실리콘 기판(11)상에 소자 분리막(12)을 형성한다. 이어서, 상기 기판상에 게이트 절연막(13)인 산화막을 형성하고 인이 도핑된 폴리(14)를 형성한 후, 산화막(15) 및 제1질화막(16)을 순차적으로 형성한다. 그리고 상기 제1질화막 상부에 패턴(17)을 형성한다.First, as shown in FIG. 1A, the device isolation layer 12 is formed on the silicon substrate 11. Subsequently, an oxide film, which is a gate insulating film 13, is formed on the substrate, and a poly 14 doped with phosphorus is formed. Then, the oxide film 15 and the first nitride film 16 are sequentially formed. A pattern 17 is formed on the first nitride layer.

다음, 도 1b에서 보는 바와 같이 상기 패턴을 이용하여 상기 제1질화막을 식각한다. 이어서, 상기 기판상에 제2질화막(18)을 형성한 후, 전면 식각으로 제2질화막 및 산화막, 도핑된 폴리 및 게이트 절연막을 식각하여 플로팅 게이트를 형성한다. 이때 상기 제2절연막을 형성하는 이유는 플로팅 게이트의 CD를 상기 패턴의 CD보다 더 작게 형성하기 위해서이다.Next, as illustrated in FIG. 1B, the first nitride layer is etched using the pattern. Subsequently, after forming the second nitride film 18 on the substrate, the floating gate is formed by etching the second nitride film, the oxide film, the doped poly and the gate insulating film by etching the entire surface. At this time, the reason for forming the second insulating layer is to form the CD of the floating gate smaller than the CD of the pattern.

다음, 도 1c에서 보는 바와 같이 제2질화막, 제1질화막 및 산화막을 제거한다. 상기 제2질화막 및 제1질화막은 인산으로 제거한 후, 산화막을 불산(HF)을 이용한 등방성 습식 식각으로 제거하여 플로팅 게이트(19)를 형성한다.Next, as shown in FIG. 1C, the second nitride film, the first nitride film, and the oxide film are removed. After removing the second nitride layer and the first nitride layer with phosphoric acid, the oxide layer is removed by isotropic wet etching using hydrofluoric acid (HF) to form the floating gate 19.

그러나, 상기와 같은 종래의 플로팅 게이트 형성 방법은 불산에 의해 산화막을 제거할 때 도핑된 폴리 하부의 산화막을 식각하는 언더 컷이 발생하는 문제점이 있다.However, the conventional floating gate forming method as described above has a problem in that an undercut for etching the oxide film under the doped poly is generated when the oxide film is removed by hydrofluoric acid.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 산화막을 형성한 후 비정질 실리콘을 형성한 후, 이온 주입 공정으로 폴리를 형성하여 플로팅 게이트 형성시 발생하는 언더 컷을 방지하고 플로팅 게이트 하부에 생기는 ONO와 컨트롤 게이트의 폴리가 잔류하는 것을 방지하여 누설 전류를 방지할 수 있는 플로팅 게이트 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the problems of the prior art as described above, after forming the gate oxide film and then the amorphous silicon, and then forming a poly by an ion implantation process to prevent under-cut generated when forming the floating gate SUMMARY OF THE INVENTION An object of the present invention is to provide a floating gate forming method capable of preventing leakage current by preventing the ONO and poly of the control gate remaining under the floating gate.

본 발명의 상기 목적은 소정 소자가 형성된 기판상에 소자 분리막을 형성하는 단계; 상기 기판상에 제1절연막 및 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막에 이온 주입하여 도핑된 폴리막을 형성하는 단계; 상기 폴리막상에 제2절연막을 형성하는 단계; 상기 제2절연막상에 패턴을 형성하는 단계; 상기 패턴을 이용하여 제2절연막을 식각하는 단계; 상기 제2절연막상에 제3절연막을 형성하는 단계; 및 상기 기판을 전면 식각하여 상기 제3절연막 및 도핑된 폴리막을 식각하는 단계를 포함하여 이루어진 플래시 메모리의 플로팅 게이트 형성 방법에 의해 달성된다.The object of the present invention is to form a device isolation film on a substrate on which a predetermined device is formed; Forming a first insulating film and an amorphous silicon film on the substrate; Ion implanting the amorphous silicon film to form a doped poly film; Forming a second insulating film on the poly film; Forming a pattern on the second insulating film; Etching the second insulating layer using the pattern; Forming a third insulating film on the second insulating film; And etching the third insulating layer and the doped poly layer by etching the entire surface of the substrate, thereby forming the floating gate of the flash memory.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2f는 본 발명에 의한 플로팅 게이트 형성 방법의 공정 단면도이다.2A to 2F are cross-sectional views of a method of forming a floating gate according to the present invention.

먼저, 도 2a는 소정 소자가 형성된 기판상에 소자 분리막을 형성하고, 상기 기판상에 제1절연막 및 비정질 실리콘막을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 패드 산화막 및 질화막을 형성하고, 상기 패드 산화막 상에 포토레지스트를 패턴한 후, 상기 패턴을 이용하여 소정의 깊이의 트렌치를 형성한 다음, 상기 트렌치에 절연물을 충진한 후 평탄화 공정을 진행하고 상기 질화막 및 패드 산화막을 제거하여 소자 분리막(22)을 형성한다. 이어서, 상기 기판상에 게이트 절연막(23) 및 비정질 실리콘(24)을 순자척으로 형성한다. 이때 상기 게이트 절연막은 일반적으로 산화막을 사용하는 것이 바람직하다.First, FIG. 2A illustrates forming an isolation layer on a substrate on which a predetermined element is formed, and forming a first insulating layer and an amorphous silicon layer on the substrate. As shown in the figure, a pad oxide film and a nitride film are formed on a substrate 21 on which a predetermined element is formed, a photoresist is patterned on the pad oxide film, and then trenches having a predetermined depth are formed using the pattern. After filling the trench with an insulator, the planarization process is performed, and the nitride and pad oxide layers are removed to form the device isolation layer 22. Subsequently, a gate insulating film 23 and amorphous silicon 24 are formed on the substrate in a net magnetic chuck. In this case, it is preferable that an oxide film is generally used as the gate insulating film.

다음, 도 2b는 상기 비정질 실리콘막에 이온 주입하여 도핑된 폴리막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 형성된 비정질 실리콘상에 불순물 이온 주입(25)을 통해 비정질 실리콘막을 도핑된 폴리 실리콘막(26)으로 변화시킨다. 이는 이온 주입시 불순물 이온의 운동에너지가 상기 비정질 실리콘에 충돌에너지로 전달되고 상기 전달된 충돌에너지는 실리콘의 결정화 에너지로 변화됨으로써 가능하다.Next, FIG. 2B is a step of forming an doped poly film by ion implantation into the amorphous silicon film. As shown in the figure, the amorphous silicon film is changed into the doped polysilicon film 26 through the impurity ion implantation 25 on the formed amorphous silicon. This is possible because the kinetic energy of impurity ions is transferred to the amorphous silicon as collision energy during ion implantation, and the transferred collision energy is converted into crystallization energy of silicon.

다음, 도 2c는 상기 폴리막상에 제2절연막을 형성하고, 상기 제2절연막상에 패턴을 형성하는 단계이다. 도에서 보는 바와 같이 상기 폴리막을 보호하고 하드 마스크 역할을 하기 위한 제2절연막(27)을 형성하고, 상기 제2절연막 상부에 패턴(28)을 형성한다. 이때 상기 패턴은 형성할 수 있는 최소한의 CD로 형성하여 소자의 집적도를 높이도록 한다. 상기 제2절연막은 질화막으로 형성하는 것이 바람직하다.Next, FIG. 2C is a step of forming a second insulating film on the poly film and forming a pattern on the second insulating film. As shown in the figure, a second insulating layer 27 is formed to protect the poly layer and serve as a hard mask, and a pattern 28 is formed on the second insulating layer. At this time, the pattern is formed of the minimum CD that can be formed to increase the degree of integration of the device. The second insulating film is preferably formed of a nitride film.

다음, 도 2d는 상기 패턴을 이용하여 제2절연막을 식각하는 단계이다. 도에서 보는 바와 같이 상기 패턴을 이용하여 제2절연막을 식각한다. 이때 하부의 도핑된 폴리가 식각 정지막으로서의 역할을 한다.Next, FIG. 2D illustrates etching the second insulating layer using the pattern. As shown in the figure, the second insulating layer is etched using the pattern. At this time, the lower doped poly serves as an etch stop film.

다음, 도 2e는 상기 제2절연막상에 제3절연막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 패턴에 의해 식각된 제2절연막상에 제3절연막(29)을 단차 도포성이 좋도록 증착한다. 이와 같이 단차도포성이 우수하도록 제3절연막을 증착하는 이유는 상기 제2절연막의 식각된 트렌치 영역의 저면(29a)과 측면(29b)에 형성된 제3절연막의 두께차를 이용하기 위해서이다. 이때 상기 제3절연막은 플로팅 게이트의 CD를 더 줄이기 위해 형성하며, 질화막으로 형성하는 것이 바람직하다.Next, FIG. 2E is a step of forming a third insulating film on the second insulating film. As shown in the figure, a third insulating film 29 is deposited on the second insulating film etched by the pattern so as to have a high level coating property. The reason why the third insulating film is deposited to have excellent step coverage is to use the thickness difference between the bottom surface 29a and the third insulating film formed on the side surface 29b of the etched trench region of the second insulating film. In this case, the third insulating layer is formed to further reduce the CD of the floating gate and is preferably formed of a nitride film.

다음, 도 2f는 상기 기판을 전면 식각하여 상기 제3절연막 및 도핑된 폴리막을 식각하는 단계이다. 도에서 보는 바와 같이 상기 기판을 상기 제3절연막을 하드 마스크로 이용하여 전면 식각으로 제3절연막의 소정의 영역, 도핑된 폴리막 및 게이트 절연막을 식각하고, 제3절연막 및 제2절연막을 제거하여 플로팅 게이트를 형성한다. 그리고 상기 플로팅 게이트가 형성된 기판상에 ONO막 및 제어 게이트 폴리를 형성한 후 패터닝하여 플래시 메모리의 게이트를 형성한다.Next, FIG. 2F illustrates etching the third insulating layer and the doped poly layer by etching the entire surface of the substrate. As shown in the drawing, the substrate is etched using the third insulating layer as a hard mask to etch a predetermined region, the doped poly layer, and the gate insulating layer of the third insulating layer, and to remove the third insulating layer and the second insulating layer. Form a floating gate. The ONO film and the control gate poly are formed on the substrate on which the floating gate is formed, and then patterned to form a gate of the flash memory.

상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.

따라서, 본 발명의 플래시 메모리의 플로팅 게이트 형성 방법은 게이트 산화막을 형성한 후, 비정질 실리콘을 형성한 후 이온 주입 공정으로 폴리를 형성하여 플로팅 게이트 형성시 발생하는 언더 컷을 방지하고 플로팅 게이트 하부에 생기는 ONO와 컨트롤 게이트의 폴리가 잔류하는 것을 방지하여 누설 전류를 방지할 수 있는 효과가 있다.Therefore, in the floating gate forming method of the flash memory of the present invention, after forming the gate oxide layer, forming amorphous silicon, and then forming poly by an ion implantation process, an undercut generated during the forming of the floating gate is prevented and is formed below the floating gate. It is possible to prevent leakage current by preventing the poly of ONO and the control gate from remaining.

Claims (5)

플래시 메모리의 플로팅 게이트 형성 방법에 있어서,In the method of forming a floating gate of a flash memory, 소정 소자가 형성된 기판상에 소자 분리막을 형성하는 단계;Forming an isolation layer on the substrate on which the predetermined element is formed; 상기 기판상에 제1절연막 및 비정질 실리콘막을 형성하는 단계;Forming a first insulating film and an amorphous silicon film on the substrate; 상기 비정질 실리콘막에 이온 주입하여 도핑된 폴리막을 형성하는 단계;Ion implanting the amorphous silicon film to form a doped poly film; 상기 폴리막상에 제2절연막을 형성하는 단계;Forming a second insulating film on the poly film; 상기 제2절연막상에 패턴을 형성하는 단계;Forming a pattern on the second insulating film; 상기 패턴을 이용하여 제2절연막을 식각하는 단계;Etching the second insulating layer using the pattern; 상기 제2절연막상에 제3절연막을 형성하는 단계; 및Forming a third insulating film on the second insulating film; And 상기 기판을 전면 식각하여 상기 제3절연막 및 도핑된 폴리막을 식각하는 단계Etching the third insulating layer and the doped poly layer by etching the entire surface of the substrate. 를 포함하여 이루어짐을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.Floating gate forming method of a flash memory, characterized in that comprises a. 제 1항에 있어서,The method of claim 1, 상기 도핑된 폴리막을 식각하는 단계 이후After etching the doped poly film 상기 제3절연막 및 제2절연막을 제거하는 단계; 및Removing the third insulating layer and the second insulating layer; And 상기 기판상에 ONO막 및 제어 게이트 폴리를 형성하고 패턴하는 단계Forming and patterning an ONO film and a control gate poly on the substrate 를 더 포함함을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.Floating gate forming method of a flash memory characterized in that it further comprises. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 제1절연막은 산화막임을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.And the first insulating layer is an oxide layer. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 제2절연막 및 제3절연막은 질화막임을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.And the second insulating layer and the third insulating layer are nitride layers. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 제3절연막의 단차 도포성을 이용하여 플로팅 게이트의 CD를 더 줄임을 특징으로 하는 플래시 메모리의 플로팅 게이트 형성 방법.And further reducing the CD of the floating gate by using the step coating property of the third insulating layer.
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