KR100209927B1 - Method for isolating semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 있어서, 콘택홀 형성시의 마스크 패턴의 미스 얼라인으로 인하여 발생되는 접합의 쇼트 현상을 방지하여, 소자의 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 반도체 기관 상부에 소정 깊이의 제1 및 제2 트렌치 영역을 형성하는 단계; 상기 제1 및 제2 트렌치 영역에 매립되는 절연막을 형성하는 단계; 및, 상기 제1 및 제2 트렌치 영역에 매립된 산화막 상기 절연막에 대한 식각 저지막을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention provides a method for forming a device isolation film of a semiconductor device which can improve the characteristics of the device by preventing a short circuit caused by a misalignment of a mask pattern during contact hole formation. A method comprising: forming first and second trench regions of a predetermined depth over a semiconductor engine; Forming an insulating layer embedded in the first and second trench regions; And forming an etch stop layer for the insulating layer in the oxide layer embedded in the first and second trench regions.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 소자 분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a device isolation film of a semiconductor device.
최근, 반도체 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라, 대용량의 메모리 소자의 개발이 진척고 있다. 이러한, 메모리 소자의 대용량하는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히, 소자간을 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 항목 중의 하나이다. 현재, 반도체 소자 분리르 위해 가장 널리 알려진 기술은 소위 선택 산화법에 로코스(LOCOS : local oxidation of silicon)법과 이의 개량 기술이다.Recently, as the development of semiconductor manufacturing technology and the application field of memory devices are expanded, the development of large capacity memory devices is progressing. Such a large capacity of the memory device has been promoted by the research of memory cells based on the micro process technology that doubles for each generation. In particular, the reduction of the element isolation region separating the elements is one of the important items in the miniaturization technology of the memory element. At present, the most widely known technique for semiconductor device isolation is the so-called selective oxidation method, LOCOS (local oxidation of silicon) method and its improvement.
여기서, 통상적인 로크스 기술에서는 버즈 비크(bird beak)가 발생하는 문제가 있고, 또한 열산화 공정을 위한 고온 처리로 주입된 이온층의 이온들이 활성화 됨과 더불어, 기판내로 확산을 일으키게 되어 필드 산화막, 즉 소자 분리 영역과 기판 실리콘과의 경계면에서 불순물 농도를 높게 유지시킬수 없다는 등의 문제가 있다. 더욱이 선택적 열산화 공정에 따라, 실리콘 기판에 기계적인 스트레스가 가해지는 문제가 있다.Here, in the conventional locks technique, there is a problem in that a bird beak occurs, and the ions of the ion layer injected by the high temperature treatment for the thermal oxidation process are activated and diffuse into the substrate, thereby causing field oxide films, that is, There is a problem that impurity concentration cannot be maintained at the interface between the device isolation region and the substrate silicon. Moreover, according to the selective thermal oxidation process, there is a problem that mechanical stress is applied to the silicon substrate.
이러한 로크스 공정의 문제점을 해결하기 위하여 반도체 기판에 소정의 트렌치를 형성하는 트렌치 방식의 소자 분리막 형성방법이 적용되고 있다.In order to solve the problem of the locks process, a trench type device isolation film forming method of forming a predetermined trench in a semiconductor substrate is applied.
즉, 제1도에 도시된 공정 단면도를 통하여 일반적인 반도체 소자의 트렌치형 소자 분리막의 형성방법을 간략하게 살펴보면, 제1도에 도시된 바와 같이, 실리콘을 포함하는 반도체 기판(1) 상부에 건식 식각 공정에의해 소정 깊이의 제1 및 제2트렌치 영역(도시되지 않음)이 형성되고, 이 제1 및 제2 트렌치 영역에 소정의 절연막 물질이 매립된 후, 소정의 평탄화 공정에 의해 제1 및 제2 트렌치 소자 분리 영역(2-1, 2-2)이 형성된다. 그런 다음, 제1 및 제2 트렌치 소자 분리 영역(2-1, 2-2) 사이의 반도체 기판(1) 상부의 중앙에 공지된 방법에 의해 트렌지스터의 게이트(3)가 형성된 후, 반도체 기판(1) 내에 소정의 접합 영역(4)이 형성된다. 이어서, 전체 구조물 상부에 층간 절연을 위한 절연막(5)이 형성된 후, 접합 영역(4)의 일측 부분과 전기적 결합을 위한 콘택홀(도시되지 않음)이 형성된 후, 소정의 금속이 매립되어 금속층(6)이 형성되게 된다.That is, a method of forming a trench type isolation layer of a general semiconductor device through the process cross-sectional view shown in FIG. 1 will be briefly described. As shown in FIG. 1, dry etching is performed on the semiconductor substrate 1 including silicon. The first and second trench regions (not shown) of a predetermined depth are formed by the process, and the predetermined insulating film material is buried in the first and second trench regions, and then the first and second trenches are formed by a predetermined planarization process. 2 trench element isolation regions 2-1 and 2-2 are formed. Then, after the gate 3 of the transistor is formed by a known method in the center of the upper portion of the semiconductor substrate 1 between the first and second trench element isolation regions 2-1 and 2-2, the semiconductor substrate ( In 1), a predetermined bonding region 4 is formed. Subsequently, after the insulating film 5 for interlayer insulation is formed on the entire structure, a contact hole (not shown) for electrical coupling with one side portion of the junction region 4 is formed, and then a predetermined metal is buried to form a metal layer ( 6) is formed.
그런데, 상기된 트렌치 영역을 채우기 위하여 일반적으로 O3TEOS와 같은 상전이온도가 낮은 물질을 사용하게 되는데, 이러한 물질은 열 산화막이나 실리콘 보다 식각율이 매우 놓다. 따라서, 콘택홀을 형성하기 위한 소정의 마스크 패턴이 소자 분리 영역으로 미스 얼라인이 발생하게 되면, 제1도의 (A)영역에 나타낸 바와 같이, 콘택홀을 위한 절연막(5)의 식각 시 접합 영역(4)에서는 반도체 기판(1)에서 식각의 정지를 하게 되지만, 미스 얼라인에 의하여 노출된 제1 트렌치 소자 분리 영역(2-1)은 접합 영역(4) 보다 더 깊게 식각되어 접합이 쇼트되는 현상이 발생하여 소자의 특성을 저하시키는 문제가 있게 된다.However, in order to fill the trench region described above, a material having a low phase transition temperature such as O 3 TEOS is generally used, and the material has a higher etching rate than a thermal oxide film or silicon. Therefore, when a predetermined mask pattern for forming a contact hole is misaligned to the device isolation region, as shown in region (A) of FIG. 1, the junction region during etching of the insulating film 5 for the contact hole is shown. In (4), the etching of the semiconductor substrate 1 is stopped, but the first trench isolation region 2-1 exposed by the misalignment is etched deeper than the junction region 4 to shorten the junction. A phenomenon occurs and there is a problem of degrading the characteristics of the device.
이에, 본 발명은 상기된 문제점을 감안하여 창출된 것으로서, 트렌치 소자 분리 영역으로 콘택홀 마스크 패턴의 미스 얼라인이 발생하더라도 접합이 쇼트되는 현상을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems, and provides a method of forming a device isolation film of a semiconductor device capable of preventing a short circuit in the junction even if a misalignment of a contact hole mask pattern occurs in the trench device isolation region. Has its purpose.
제1도는 일반적인 반도체 소자의 트렌치형 소자 분리막 형성방법을 설명하기 위한 공정 단면도.1 is a cross-sectional view illustrating a method of forming a trench type isolation layer in a general semiconductor device.
제2a도 내지 제2f도는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 공정 단면도.2A through 2F are cross-sectional views illustrating a method of forming a device isolation layer of a semiconductor device in accordance with an embodiment of the present invention.
제3a도 내지 제3f도는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 공정 단면도.3A to 3F are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체 기관 12 : 트렌치 영역11: semiconductor organ 12: trench region
13 : 트렌치 소자 분리 영역 14 : 질화막13: trench isolation region 14: nitride film
15 : 게이트 절연막 16 : 폴리실리콘15 gate insulating film 16 polysilicon
17 : 스페이서 18 : 접합 영역17 spacer 18 junction area
19 : 절연막 20 : 콘택홀19: insulating film 20: contact hole
21 : 금속층21: metal layer
상기한 목적을 달성하기 위한 본 발명의 제1 관점에 따른 반도체 소자의 소자 분리막 형성방법은 반도체 기판 상부에 소정 깊이의 제1 및 제2 트렌치 영역을 형성하는 단계; 상기 제1 및 제2 트렌치 영역에 매립되는 절연막을 형성하는 단계; 및 상기 제1 및 제2 트랜치 영역에 매립된 산화막 상부에 상기 절연막에 대한 식각 저지막을 형성하는 단계를 포함하는 것을 특징으로 하며, 여기서 식각 저지막은 질화막인 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming an isolation layer of a semiconductor device, the method including: forming first and second trench regions having a predetermined depth on an upper surface of a semiconductor substrate; Forming an insulating layer embedded in the first and second trench regions; And forming an etch stop layer for the insulating layer on the oxide layers embedded in the first and second trench regions, wherein the etch stop layer is a nitride layer.
또한, 본 발명의 제2 관점에 따른 반도체 소자의 소자 분리막 형성방법은 반도체 기판 상부에 소정 깊이의 제1 및 제2 트렌치 영역을 형성하는 단계; 상기 결과물 상부에 질화막을 중착하는 단계; 상기 질화막이 증착된 상기 제1 및 제2 트렌치 영역에 매립되는 절연막을 형성하는 단계; 및, 상기 결과물 상부에 형성된 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.In addition, a method of forming a device isolation layer of a semiconductor device according to a second aspect of the present invention may include forming first and second trench regions of a predetermined depth on a semiconductor substrate; Depositing a nitride film on the resultant material; Forming an insulating film embedded in the first and second trench regions in which the nitride film is deposited; And, characterized in that it comprises the step of removing the nitride film formed on the resultant.
상기 구성으로 된 본 발명에 의하면, 질화막을 포함하여 소자 분리막을 형성함으로써, 콘택홀 형성시의 마스크 패턴의 미스 얼라인으로 인하여 발생되는 접합의 쇼트 현상을 방지할 수 있게 된다.According to the present invention having the above structure, by forming the device isolation film including the nitride film, it is possible to prevent the short circuit phenomenon of the junction caused by the misalignment of the mask pattern at the time of forming the contact hole.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
제2a내지 제2f는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.
먼저, 제2a도에 도시된 바와 같이, 실리콘을 포함하는 반도체 기판(11) 상부에 건식 식각 공정에 의해 소정 깊이의 제1 및 제2 트랜치 영역(12-1, 12-2)이 형성된다. 그런 다음, 제2b도에 도시된 바와 같이, 제1 및 제2 트렌치 영역(12-1, 12-2)에 상전이 온도가 낮고, 흐름성이 좋은 소정의 산화막이 두껍게 증착된 후, CMP(Chemical Mechanical Polishing) 기술에 의해 증착된 산화막이 소정 부분 제거되어 결과물의 평탄화가 이루어지게 됨과 더불어, 산화막이 매립된 트렌치 소자 분리 영역(13-1, 13-2)이 형성되게 된다. 그 후, 제2c도에 도시된 바와 같이, 전체 구조물 상부에 약 100 내지 1,000의 두께로 질화막(14)이 증착된 다음, 트렌치 소자 분리 영역(13-1, 13-2) 상부에만 질화막(14)이 형성되도록, 트렌치 소자 분리 영역(13-1, 13-2)을 제외한 반도체 기판(11) 상부의 질화막(14)이 제거된다. 여기서, 질화막(14)은 산화막에 비하여 식각률이 매우 낮기 때문에, 이후에 진행되는 콘택홀 형성을 위한 식각 공정시 트렌치 소자 분리 영역(13-1, 13-2)에 대한 식각 저지막으로서 작용하게 된다. 따라서, 이러한 식각 저지막인 질화막(14) 대신에 산화막에 비하여 식각률이 낮은 실리콘 리치 산화막이나, 산화 질화막으로도 형성될 수 있다.First, as shown in FIG. 2A, first and second trench regions 12-1 and 12-2 having a predetermined depth are formed on a semiconductor substrate 11 including silicon by a dry etching process. Then, as shown in FIG. 2B, a predetermined oxide film having low phase transition temperature and good flowability is deposited thickly in the first and second trench regions 12-1 and 12-2, and then CMP (Chemical) is deposited. A portion of the oxide film deposited by a mechanical polishing technique is removed to planarize the resultant, and the trench element isolation regions 13-1 and 13-2 in which the oxide film is embedded are formed. Thereafter, as shown in FIG. 2C, about 100 to 1,000 over the entire structure. After the nitride film 14 is deposited to a thickness of, the nitride film 14 is formed only on the trench element isolation regions 13-1 and 13-2, except for the trench element isolation regions 13-1 and 13-2. The nitride film 14 over the semiconductor substrate 11 is removed. Here, since the etch rate is much lower than that of the oxide film, the nitride film 14 acts as an etch stop layer for the trench isolation regions 13-1 and 13-2 during the subsequent etching process for forming the contact hole. . Therefore, instead of the nitride film 14 as the etch stop film, the silicon rich oxide film or the oxynitride film having a lower etching rate than the oxide film may be formed.
이어서, 제2d도에 도시된 바와 같이, 공지된 방법에 의해 제1 및 제2 트렌치 소자 분리 영역(13-1, 13-2) 사이의 반도체 기판(11) 상부에 중앙의 소정의 게이트 절연막(15)이 구비된 폴리실리콘(16)의 게이트 전극이 형성된다. 그런 다음, 게이트 전극 및 제1 및 제2 트렌치 소자 분리 영역(13-1, 13-2)을 이온 주입 마스크로하여 반도체 기판(11)상에 저농도 불순물 이온이 주입된다. 이어서, 공지된 스페이서 형성방법에 의해 게이트 양 측벽에 스페이서(17)가 형성된 후, 스페이서(17) 및 제1 및 제2 트렌치 소자 분리 영역(13-1, 13-2)을 이온 주입 마스크로하여 반도체 기판(11) 상이 고농도 불순물 이온이 주입되므로서, 소정의 접합 영역(18)이 구축된다. 그런 다음, 전체 구조물 상부에 층간 절연을 위한 절연막(19)이 형성된다.Subsequently, as shown in FIG. 2D, a predetermined gate insulating film in the center is formed on the semiconductor substrate 11 between the first and second trench element isolation regions 13-1 and 13-2 by a known method. A gate electrode of polysilicon 16 provided with 15 is formed. Then, low concentration impurity ions are implanted onto the semiconductor substrate 11 using the gate electrodes and the first and second trench element isolation regions 13-1 and 13-2 as ion implantation masks. Subsequently, after the spacers 17 are formed on both sidewalls of the gate by a known spacer forming method, the spacers 17 and the first and second trench element isolation regions 13-1 and 13-2 are used as ion implantation masks. High concentration impurity ions are implanted onto the semiconductor substrate 11, whereby a predetermined junction region 18 is formed. Then, an insulating film 19 for interlayer insulation is formed on the entire structure.
그후, 제2e도에 도시된 바와 같이, 절연막(19) 상부에 포토리소그라피에 의해 예정된 형태의 마스크 패턴(도시되지 않음)이 형성된 후, 접합 영역(18)이 일부 노출되도록 절연막(19)이 식각됨으로써, 접합 영역(18)과 전기적 결합을 위한 콘택홀(20)이 형성된다. 그런 다음, 제2f도에 도시된 바와 같이, 콘택홀(20)에 매립되는 금속층(21)이 형성된다.Thereafter, as shown in FIG. 2E, after the mask pattern (not shown) of a predetermined shape is formed by photolithography on the insulating film 19, the insulating film 19 is etched so that the junction region 18 is partially exposed. As a result, a contact hole 20 for electrical coupling with the junction region 18 is formed. Then, as shown in FIG. 2F, a metal layer 21 embedded in the contact hole 20 is formed.
즉, 상기된 실시예에 의하면, 트렌치 소자 분리 영역(13-1, 13-2)상부에 소정의 식각 저지막으로서 질화막(14)이 형성됨으로써, 콘택홀(20) 형성을 위하여 패턴화되는 마스크의 미스 얼라인으로 인하여, 마스크 패턴에 다른 절연막(19)의 식각시 트렌치 조사 분리 영역(13-1, 13-21)이 식각되는 것을 저지할 수 있게 됨에 따라, 접합의 쇼트 현상이 방지되게 된다.That is, according to the embodiment described above, the nitride film 14 is formed as a predetermined etch stop layer on the trench isolation regions 13-1 and 13-2 so that the mask is patterned to form the contact hole 20. Due to the misalignment of the trench pattern, the trench irradiation isolation regions 13-1 and 13-21 can be prevented from being etched when the other insulating layer 19 is etched in the mask pattern, thereby preventing short circuiting of the junction. .
이어서, 본 발명의 다른 실시예를 설명한다.Next, another Example of this invention is described.
즉, 제3a도 내지 제3f도는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 나타낸 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with another embodiment of the present invention.
먼저, 제3a도에 도시된 바와 같이, 실리콘을 포함하는 반도체 기판(31) 상부에 건식 식각 공정에 의해 소정 깊이의 제1 및 제3 트렌치 영역(32-1, 32-2)이 형성된다. 그런 다음, 제3b도에 도시된 바와 같이, 전체 구조물 상부에 약 100 내지 1,000의 두께로 질화막(33)이 증착된다. 이어서, 제3c도에 도시된 바와 같이, 질화막(33)이 증착된 제1 및 제2 트렌치 영역(32-1, 32-2)에 상전이 온도가 낮고, 흐름성이 좋은 소정의 산화막이 증착된 후, CMP(Chemical Mechanical Polishin) 기술에 의해 증착된 산화막이 소정 부분 제거되어 결과물의 평탄화가 이루어지게됨과 더불어, 산화막이 매립된 제1 및 제2 트랜치 소자 분리 영역(34-1, 34-2)이 형성되게 된다. 여기서, 질화막(33)은 CMP 공정시 반도체 기판(31)의 손상을 방지하는 식각 정지막으로서 작용하게 된다.First, as shown in FIG. 3A, first and third trench regions 32-1 and 32-2 having a predetermined depth are formed on a semiconductor substrate 31 including silicon by a dry etching process. Then, as shown in Figure 3b, about 100 to 1,000 over the entire structure The nitride film 33 is deposited to a thickness of. Subsequently, as shown in FIG. 3C, a predetermined oxide film having a low phase transition temperature and good flowability is deposited in the first and second trench regions 32-1 and 32-2 on which the nitride film 33 is deposited. Thereafter, the oxide film deposited by the chemical mechanical polish (CMP) technique is partially removed to planarize the resultant, and the first and second trench element isolation regions 34-1 and 34-2 in which the oxide film is embedded. Will be formed. Here, the nitride film 33 acts as an etch stop film to prevent damage to the semiconductor substrate 31 during the CMP process.
그런 다음, 제3d도에 도시된 바와 같이, 질화막(33)이 마스크 패턴의 형성없이 전면 식각 방법으로 제거된 후, 제3e에 도시된 바와 같이, 공지된 방법에 의해 제1 및 제2 트렌치 소자 분리 영역(34-1, 34-2) 사이의 반도체 기판(31) 상부의 중앙에 소정의 게이트 절연막(35)이 구비된 폴리실리콘(36)의 게이트 전극이 형성된다. 그런 다음, 게이트 전극 및 제1 및 제2 트렌치 소자 분리 영역(34-1, 34-2)을 이온 주입 마스크로하여 반도체 기판(31)상에 저농도 불순물 이온이 주입된다. 이어서, 공지된 스페이서 형성방법에 의해 게이트 양 측벽에 스페이서(37)가 형성된 후, 스페이서(37) 및 제1 및 제2 트렌치 소자 분리 영역(34-1, 34-2)을 이온 주입 마스크로하여 반도체 기판(31) 상에 고농도 불순물 이온이 주입됨으로써, 소정의 접합 영역(38)이 구축된다.Then, as shown in FIG. 3D, the nitride film 33 is removed by the front side etching method without forming a mask pattern, and then, as shown in FIG. 3E, the first and second trench elements by the known method. A gate electrode of polysilicon 36 having a predetermined gate insulating film 35 is formed in the center of the semiconductor substrate 31 between the isolation regions 34-1 and 34-2. Then, low concentration impurity ions are implanted onto the semiconductor substrate 31 using the gate electrode and the first and second trench element isolation regions 34-1 and 34-2 as ion implantation masks. Subsequently, after the spacers 37 are formed on both sidewalls of the gate by a known spacer forming method, the spacers 37 and the first and second trench element isolation regions 34-1 and 34-2 are used as ion implantation masks. By implanting high concentration impurity ions onto the semiconductor substrate 31, a predetermined junction region 38 is formed.
그런 다음, 전체 구조물 상부에 층간 절연을 위한 절연막(39)이 형성된 후, 절연막(19) 상부에 포토리소그라피에 의해 예정된 형태의 마스크 패턴(도시되지 않음)이 형성된 다음, 접합 영역(38)이 일부 노출되도록 절연막(39)이 식각됨으로써, 접합 영역(38)과 전기적 결합을 위한 콘택홀(40)이 형성된다. 이때, 형성된 마스크의 미스 얼라인으로 인하여 콘택홀(40)이 제1 트렌치 소자 분리 영역(34-1)이 소정 부분(40-1) 노출됨에 따라, 접합 영역(38) 보다 소정 깊이만큼 깊게 식각된다. 그 후, 제3f도에 도시된 바와 같이, 콘택홀(40)에 매립되는 금속층(41)이 형성된다.Then, after the insulating film 39 for interlayer insulation is formed on the entire structure, a mask pattern (not shown) of a predetermined shape is formed on the insulating film 19 by photolithography, and then the junction region 38 is partially formed. The insulating layer 39 is etched so as to be exposed, thereby forming a contact hole 40 for electrical coupling with the junction region 38. At this time, as the contact hole 40 exposes the first trench element isolation region 34-1 to the predetermined portion 40-1 due to the misalignment of the formed mask, the contact hole 40 is etched deeper than the junction region 38 by a predetermined depth. do. Thereafter, as shown in FIG. 3F, a metal layer 41 embedded in the contact hole 40 is formed.
즉, 상기된 실시예에 의하여, 콘택홀(40) 형성을 위한 마스크의 미스 얼라인으로 인하여, 마스크 패턴에 따른 절연막(39)의 식각시 트렌치 소자 분리 영역(34-1)이 소정 깊이 식각되더라도, 측면에 형성된 질화막(33)으로 인하여 접합의 쇼트현상이 방지되게 된다.That is, according to the embodiment described above, due to the misalignment of the mask for forming the contact hole 40, even when the trench element isolation region 34-1 is etched to a predetermined depth during the etching of the insulating layer 39 according to the mask pattern. Due to the nitride film 33 formed on the side surface, shortening of the bonding is prevented.
상술된 실시예에 의하면, 콘택홀 형성시의 마스크 패턴의 미스 얼라인으로 인하여 발생되는 접합의 쇼트 현상을 방지하라 수 있게 됨에 따라, 소자의 특성을 향상시킬 수 있게 된다.According to the embodiment described above, it is possible to prevent the short circuit of the junction caused by the misalignment of the mask pattern when forming the contact hole, thereby improving the characteristics of the device.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
이상 설명함 바와 같이, 본 발명에 의하면 소자의 특성을 향상시키리 수 있는 반도체 소자의 소자 분리막 형성방법을 실현할 수 있게 된다.As described above, according to the present invention, it is possible to realize a device isolation film formation method of a semiconductor device capable of improving the characteristics of the device.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960034983A KR100209927B1 (en) | 1996-08-23 | 1996-08-23 | Method for isolating semiconductor device |
Applications Claiming Priority (1)
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| KR1019960034983A KR100209927B1 (en) | 1996-08-23 | 1996-08-23 | Method for isolating semiconductor device |
Publications (2)
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Family Applications (1)
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1996
- 1996-08-23 KR KR1019960034983A patent/KR100209927B1/en not_active IP Right Cessation
Also Published As
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|---|---|
| KR19980015591A (en) | 1998-05-25 |
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